|
Реферат: Автоматизация проектирования цифровых СБИС на базе матриц Вайнбергера и транзисторных матриц (Радиоэлектроника)
МАТРИЧНЫЕ МИКРОПРОЦЕССОРЫ
Матричные микропроцессоры можно рассмотреть с двух сторон: на уровне
транзисторных матриц и матриц процессоров.
Использование матриц при проектировании процессоров может быть
двухсторонним: матрицы транзисторов для проектирования микропроцессоров и
матрицы микропроцессоров для проектировании процессорных систем.
Использование матриц при построении процессорных систем не
ограничивается соединением процессоров по конвейерному принципу. Подобную
архитектуру можно использовать также и при проектировании ИС с
использованием транзисторных матриц, выполненных по МОП-технологии.
Рассмотрим оба варианта применения матриц.
ТРАНЗИСТОРНЫЕ МАТРИЦЫ
Сокращение сроков проектирования микропроцессоров и повышение
надежности проектов требуют применения соответствующих систем автоматизации
проектирования. Одним из самых перспективных направлений в настоящее время
считается подход к сквозной автоматизации проектирования, называемой
кремниевой компиляцией, позволяющий исходное задание на проектирование -
функциональное описание, представленное на языке высокого уровня,
преобразовать в топологические чертежи. Кремниевые компиляторы используют в
качестве базовых регулярные матричные структуры, хорошо приспособленные к
технологии СБИС. Большое распространение получили программируемые
логические матрицы (ПЛМ) и их различные модификации. Они ориентированы на
матричную реализацию двухуровневых (И, ИЛИ) логических структур, а также
для оптимизации их параметров (площади, быстродействия) известны различные
методы. Реализация многоуровневых логических структур СБИС часто опирается
на матричную топологию: в этом случае компиляторы генерируют топологию по
ее матричному описанию.
Транзисторные матрицы
Особым стилем реализации топологии в заказных КМОП СБИС являются
транзисторные матрицы. В лэйауте (англ. layout - детальное геометрическое
описание всех слоев кристалла) транзисторных матриц все p-транзисторы
располагаются в верхней половине матрицы, а все n-транзисторы - в нижней.
Транзисторные матрицы имеют регулярную структуру, которую составляют
взаимопересекающиеся столбцы и строки. В столбцах матрицы равномерно
расположены полосы поликремния, образующие взаимосвязанные затворы
транзисторов. По другим полюсам транзисторы соединяются друг с другом
сегментами металлических линий, которые размещаются в строках матрицы.
Иногда, для того чтобы соединить сток и исток транзисторов, находящихся в
различных строках, вводят короткие вертикальные диффузионные связи. В
дальнейшем ТМ будет представляться абстрактным лэйаутом.
Абстрактный лэйаут - схематический рисунок будущего кристалла, где
прямоугольники обозначают транзисторы, вертикальные линии - поликремниевые
столбцы, горизонтальные - линии металла, штриховые - диффузионные связи,
точки - места контактов, стрелки - места подключения транзисторов к линиям
Gnd и Vdd. При переходе к послойной топологии стрелки должны быть заменены
полосками в диффузионном слое, по которому осуществляются соединения между
строками ТМ.
На рис. 1.а представлена транзисторная схема, а на рис. 1.б -
транзисторная матрица, реализующая данную схему.
[pic]
Символическое представление топологии транзисторных матриц.
Одной из завершающих стадий получения топологии транзисторных матриц
является переход от символического лэйаута к топологическому описанию схемы
на уровне слоев. Символические лэйауты конструируются путем размещения
символов не решетке, которая служит для создания топологии заданной схемы.
Каждый символ представляет геометрию, которая может включать любое число
масочных уровней. Схемотехника транзисторных матриц позволяет использовать
небольшое число различных символов, требуемых для описания лэйаута:
N - n-канальный транзистор;
P - p-канальный транзистор;
+ - надпересечение - металл над диффузией; металл над поликремнием;
пересекающиеся вертикальный и горизонтальный металлы;
[pic] - контакт (к поликремнию либо диффузии);
! - p-диффузия;
[pic]- n-диффузия, либо поликремний;
: - металл в вертикальном направлении;
[pic] - металл в горизонтальном направлении.
Каждый символ транзистора соответствует транзистору минимального
размера. Однако ширина канала может увеличиваться многократным повторением
символа. Только один символ «+» требуется для того, чтобы обозначить
пересечение всех трех уровней взаимосвязей: а именно, металл над диффузией,
металл над поликремнием и пересекающийся вертикальный и горизонтальный
металлы. Символ контакта «[pic]» используется для того, чтобы определить
контакт металла к поликремнию или диффузии. Символ «[pic]» используется для
представления либо поликремниевых, либо n-диффузионных проводников. Символ
для диффузии p-типа «!» требуется для различия ее от диффузии n-типа,
которая может существовать в том же столбце. Символы для металла «:» либо «-
» обозначают вертикальные или горизонтальные линии металла соответственно.
На рис. 1.в. дано символьное представление лэйаута транзисторной матрицы, а
на рис. 1.г. - заключительный лэйаут.
Если логическая схема построена на базе элементов, для которых нет
транзисторных описаний в библиотеках, то возникает сложная задача получения
требуемых представлений схемы, особенно, когда имеются дополнительные
требования к параметрам - площади, быстродействию и т.д. Задача перехода от
логического описания комбинационной логики в одном базисе к описанию в
другом базисе в настоящее время решается по нескольким направлениям.
1. Глобальная оптимизация. Сначала осуществляется переход к системе
дизъюнктивных нормальных форм (ДНФ), которая обычно минимизируется, а
затем представляется в виде многоуровневой логической сети, реализуемой в
требуемом базисе. Основная оптимизация ведется при построении
многоуровневой сети - обычно это сеть в базисе И, ИЛИ, НЕ, а основным
критерием сложности является критерий числа литералов (букв) в
символическом (алгебраическом) представлении булевых функций. Методы
оптимизации опираются либо на функциональную декомпозицию, либо на
факторизацию (поиск общих подвыражений) в алгебраических скобочных
представлениях функций, реализуемых схемой. Заключительный этап -
реализацию в требуемом базисе принято называть технологическим
отображением. Именно на этом этапе можно оценить максимальную задержку
схемы - задержку вдоль критического пути. Предполагается, что в узлах
схемы установлены базисные элементы.
2. Локальная оптимизация. Замена одних базисных логических операторов
другими осуществляется путем анализа локальной области схемы. Поиск
фрагментов и правила их замены другими может осуществляться с помощью
экспертной системы. Так, например, устроена система LSS.
Подробно обзор многих методов оптимизации многоуровневых логических
схем приведен в [0].
МАТРИЧНЫЕ ПРОЦЕССОРЫ
Матричные процессоры наилучшим образом ориентированы на реализацию
алгоритмов обработки упорядоченных (имеющих регулярную структуру) массивов
входных данных. Они появились в середине 70-х годов в виде устройств с
фиксированной программой, которые могли быть подключены к универсальным
ЭВМ; но к настоящему времени в их программирования достигнута высокая
степень гибкости. Зачастую матричные процессоры используются в качестве
вспомогательных процессоров, подключенных к главной универсальной ЭВМ. В
большинстве матричных процессоров осуществляется обработка 32-х разрядных
чисел с плавающей запятой со скоростью от 5000000 до 50000000 флопс. Как
правило они снабжены быстродействующими портами данных, что дает
возможность для непосредственного ввода данных без вмешательства главного
процессора. Диапазон вариантов построения матричных процессоров лежит от
одноплатных блоков, которые вставляются в существующие ЭВМ, до устройств,
конструктивно оформленных в виде нескольких стоек, которые по существу
представляют собой конвейерные суперЭВМ.
Типичными видами применения матричных процессоров является обработка
сейсмической и акустической информации, распознавание речи; для этих видов
обработки характерны такие операции, как быстрое преобразование Фурье,
цифровая фильтрация и действия над матрицами. Для построения относительно
небольших более экономичных в работе матричных процессоров используются
разрядно-модульные секции АЛУ в сочетании с векторным процессором,
основанном на основе биполярного СБИС-процессора с плавающей запятой.
Вероятно, в будущем матричные процессоры будут представлять собой
матрицы процессоров, служащие для увеличения производительности процессоров
сверх пределов, установленных шинной архитектурой.
Для реализации обработки сигналов матрицы МКМД могут быть
организованы в виде систолических или волновых матриц.
Систолическая матрица состоит из отдельных процессорных узлов, каждый
из которых соединен с соседними посредством упорядоченной решетки. Большая
часть процессорных элементов располагает одинаковыми наборами базовых
операций, и задача обработки сигнала распределяется в матричном процессоре
по конвейерному принципу. Процессоры работают синхронно, используя общий
задающий генератор тактовых сигналов, поступающий на все элементы.
В волновой матрице происходит распределение функций между
процессорными элементами, как в систолической матрице, но в данном случае
не имеет места общая синхронизация от задающего генератора. Управление
каждым процессором организуется локально в соответствии с поступлением
необходимых входных данных от соответствующих соседних процессоров.
Результирующая обрабатывающая волна распространяется по матрице по мере
того, как обрабатываются входные данные, и затем результаты этой обработки
передаются другим процессорам в матрице.
АВТОМАТИЗАЦИЯ ПРОЕКТИРОВАНИЯ ЦИФРОВЫХ СБИС НА БАЗЕ МАТРИЦ ВАЙНБЕРГЕРА И
ТРАНЗИСТОРНЫХ МАТРИЦ
Введение. Все большую долю в общем объеме ИС составляют заказные цифровые
ИС, выполненные в основном, по МОП-технологии. Сокращение сроков
проектирования и повышение надежности проектов требуют применения
соответствующих систем автоматического проектирования. Одним из самых
перспективных направлений в настоящее время считается подход к сквозной
автоматизации проектирования, называемой кремниевой компиляцией,
позволяющей исходное задание на проектирование - функциональное описание,
представленное на языке программирования высокого уровня, преобразовать в
топологические чертежи. Кремниевые компиляторы используют в качестве
базовых регулярные матричные структуры, хорошо приспособленные к технологии
СБИС. Большое распространение получили программируемые логические матрицы
(ПЛМ) и их различные модификации. Они ориентированы на матричную реализацию
двухуровневых (И, ИЛИ) логических структур, а также для оптимизации их
параметров (площади, быстродействия) известны различные методы.
Заключительный этап - реализацию в требуемом базисе принято называть
технологическим отображением. Именно на этом этапе можно оценить
максимальную задержку схемы - задержку вдоль критического пути.
Предполагается, что в узлах схемы установлены базисные элементы.
2. Локальная оптимизация. Замена одних базисных логических операторов
другими осуществляется путем анализа локальной области схемы. Поиск
фрагментов и правила их замены другими может осуществляться с помощью
экспериментальной системы. Так, например, устроена система LSS.
Оптимизация МВ на логическом уровне представляет более простую задачу. На
этом этапе обычно минимизируется число операторов f = k1 V ... V kl - по
существу число столбцов МВ. Минимизация числа строк происходит на этапе
топологического проектирования.
Подробно обзор многих методов оптимизации многоуровневых логических схем
приведена в [4]. Заключая данный раздел, можно сказать, что актуальной
проблемой является проблема разработки методов оптимизации многоуровневых
структур с учетом последующей базовой топологической реализации. Проблема
осложняется тем, что нужно выработать еще соответствующие критерии
оптимизации. Если для ПЛМ критерий минимальности числа термов адекватен
сложности последующей топологической реализации, то для МВ и, особенно для
ТМ, типичной дилеммой при минимизации площади является следующая - провести
дополнительную связь, либо установить дополнительный элемент. Может
оказаться так, что сильная связность схемы может быть неприемлемой из-за
больших затрат площади кристалла под соединения элементов.
Заключение. В обзоре представлены основные подходы к проектированию
структур заказных цифровых СБИС на базе основных моделей матриц Вайнбергера
и транзисторных матриц.
Модификация основной модели МВ, когда снимаются требования подключения
каждого столбца к линии «земли»; реализация каждой переменной только в
одной стоке матрицы; невозможности дублирования линий «земли» и нагрузки;
приводит к новым формальным постановкам задач оптимизации параметров МВ,
хотя и для основной модели не все проблемы решены - открыта, например,
проблема синтеза МВ с заданным быстродействием.
Таким образом, важнейшими проблемами, решаемыми в настоящее время для МВ
и ТМ, являются проблемы разработки формальных методов синтеза, которые
позволяли бы гибко оптимизировать такие характеристики, как площадь,
быстродействие, габариты, электрические параметры схем. Данные проблемы в
настоящее время актуальны не только для МВ и ТМ - подобные проблемы
находятся в центре внимания разработчиков САПР заказных цифровых СБИС и
применительно к другим базовым структурам.
Матричные процессоры
Матричные процессоры наилучшим образом ориентированы на реализацию
алгоритмов обработки упорядоченных (имеющих регулярную структуру) массивов
входных данных. Они появились в середине 70-ых годов в виде устройств с
фиксированной программой, которые могли быть подключены к универсальным
ЭВМ; но к настоящему времени в их программировании достигнута высокая
степень гибкости. Зачастую матричные процессоры используются в качестве
вспомогательных процессоров, подключаемых к главной универсальной ЭВМ. В
большинстве матричных процессоров осуществляется обработка 32 разрядных
циклов с плавающей запятой со скоростью от 5000000 до 50000000 флопс. Как
правило, они снабжены быстродействующими портами данных, что дает
возможность для непосредственного ввода данных без вмешательства главного
процессора. Диапазон вариантов построения матричных процессоров лежит от
одноплатных блоков, которые вставляются в существующие ЭВМ до устройств,
конструктивно оформленных в виде нескольких стоек, которые по существу
представляют собой конвейерные суперЭВМ.
Типичными видами применения матричных процессоров является обработка
сейсмической и акустической информации, распознавание речи; для этих видов
обработки характерны такие операции, как быстрое преобразование Фурье,
цифровая фильтрация и действия над матрицами. Для построения относительно
небольших более экономичных в работе матричных процессоров используются
разрядно-модульные секции АПУ в сочетании с векторным процессором,
реализованным на основе биполярного СБИС-процессора с плавающей запятой.
Вероятно, в будущем матричные процессоры будут представлять собой
матрицы процессоров, служащие для увеличения производительности процессоров
сверх пределов, установленных шинной архитектурой.
Главным архитектурным различием между традиционными ЭВМ,
предназначенными для обработки научной и коммерческой информации, является
то, что последние (мини-, супермини-, универсальные и мега-универсальные
ЭВМ) имеют главным образом скалярную архитектуру, а машины для научных
расчетов (супер-, минисупер-ЭВМ и матричные процессоры) - векторную.
Скалярная ЭВМ (рис. 1.) имеет традиционную фон-неймановскую, то есть SISD-
организацию, для которой характерно наличие одной шины данных и
последовательное выполнение обработки одиночных элементов данных. Векторная
машина (рис. 2.) имеет в своем составе раздельные векторные процессоры или
конвейеры, и одна команда выполняется в ней над несколькими элементами
данных (векторами)
Векторные архитектуры - это в основном архитектуры типа SISD, но
некоторые из них могут относиться к классу MIMD. Векторная обработка
увеличивает производительность процессорных элементов, но не требует
наличия полного параллелизма в ходе обработки задачи.
Для реализации обработки сигналов матрицы МЛМД могут быть реализованы в
виде систолических или волновых матриц.
Систолическая матрица состоит из отдельных процессорных узлов, каждый из
которых соединен с соседним посредством упорядоченной решетки. Большая
часть процессорных элементов располагает одинаковыми наборами базовых
операций, и задача обработки сигнала распределяется в матричном процессоре
по конвейерному принципу. Процессоры работают синхронно, используя общий
задающий генератор тактовых сигналов, поступающий на все элементы.
В волновой матрице происходит распределение функций между процессорными
элементами, как в систолической матрице, но в данном случае не имеет места
общая синхронизация от задающего генератора. Управление каждым процессором
организуется локально в соответствии с поступлением необходимых входных
данных от соответствующих соседних процессоров. Результирующая
обрабатывающая волна распространяется по матрице по мере того, как
обрабатываются входные данные, и затем результаты этой обработки передаются
другим процессорам в матрице.
МКМД (множественный поток команд, множественный поток данных.)
Множественный поток команд предполагает наличие нескольких процессорных
узлов и, следовательно, нескольких потоков данных. Примерами такой
архитектуры являются мультипроцессорные матрицы.
Транспьютер Inmos Т414 предназначен для построения МКМД структур; для
обмена информацией с соседними процессорами в нем предусмотрены четыре
быстродействующие последовательных канала связи. Имеется встроенная память
большой емкости, которая может быть подключена к интерфейсу шины памяти.
Разрядность местной памяти каждого транспьютера наращивает разрядность
памяти системы; таким образом, полная разрядность памяти пропорциональна
количеству транспьютеров в системе. Суммарная производительность также
возрастает прямо пропорционально числу входящих в систему транспьютеров.
В дополнение к параллельной обработке, реализуемой транспьютерами,
предусмотрены специальные команды для разделения процессорного времени
между одновременными процессорами и обмена информацией между процессорами.
Хотя программирование транспьютеров может выполняться на обычных языках
высокого уровня, для повышения эффективности параллельной обработки был
разработан специальный язык Okkam.
Транзисторные матрицы (ТМ) являются одной из популярных структур для
проектирования топологии макроэлементов заказных цифровых СБИС, выполняемых
по КМОП-технологии, ТМ имеют регулярную матричную топологию, получение
которой может быть автоматизировано, что привлекает к ним разработчиков
кремниевых компиляторов. Известные методы проектирования ТМ ориентированы
на минимизацию площади кристалла, занимаемую информационными транзисторами,
и оставляет в стороне вопрос о минимизации площади, требуемой для разводки
шин «земли» (Gnd) и «питания» (Vdd). В данной статье предлагается метод
минимизации числа шин Gnd и Vdd в ТМ, после того, как ее площадь была
минимизирована с помощью методов [4,5].
1. Структура ТМ.
В лэйауте (англ. layout - детальное геометрическое описание всех слоев
кристалла) транзисторных матриц все p-транзисторы располагаются в верхней
половине матрицы, а все n-транзисторы - в нижней. Транзисторные матрицы
имеют регулярную структуру, которую составляют взаимопересекающиеся
столбцы и строки. В столбцах матрицы равномерно расположены полосы
поликремния, образующие взаимосвязанные затворы транзисторов. По другим
полюсам транзисторы соединяются друг с другом сегментами металлических
линий, которые размещаются в строках матрицы. Иногда, для того чтобы
соединить сток и исток транзисторов, находящихся в различных строках,
вводят короткие вертикальные диффузионные связи. В дальнейшем ТМ будет
представляться абстрактным лэйаутом.
Абстрактный лэйаут - схематический рисунок будущего кристалла, где
прямоугольники обозначают транзисторы, вертикальные линии - поликремниевые
столбцы, горизонтальные - линии металла, штриховые - диффузионные связи,
точки - места контактов, стрелки - места подключения транзисторов к линиям
Gnd и Vdd. При переходе к послойной топологии стрелки должны быть заменены
полосками в диффузионном слое, по которому осуществляются соединения между
строками ТМ. Очевидно, что подведению вертикальных связей к линиям Gnd, Vdd
могут препятствовать транзисторы, расположенные в других строках
транзисторной матрицы, либо расположенные в тех же столбцах диффузионные
связи между строками (горизонтальные линии металла не являются
препятствием). В следствие этого приходится размещать несколько линий Gnd в
n-части ТМ и несколько линий Vdd в p-части ТМ. Возникает задача минимизации
числа этих линий. Будем рассматривать ее только для n-части ТМ, задача
минимизации числа линий Vdd для p-части ТМ решается аналогичным образом.
Пример абстрактного лэйаута для КМОП-схемы (рис. 1.а.) показан на рис.
1.б.
2. Формализация задачи.
Пусть транзисторная матрица размером n на m задана абстрактным
лэйаутом. Представим последний троичной матрицей S размером n на 2m,
поставим ее строки в соответствие строкам ТМ, а пары соседних столбцов -
столбцам ТМ. Таким образом, каждый элемент матрицы S представляет некоторую
позицию лэйаута и получает значение 1, если там стоит стрелка, значение 0 -
если там не показан ни транзистор, ни диффузионная связь, и значение * - в
остальных случаях. Легко видеть, что значение * свидетельствует о
невозможности проведения через данную точку диффузионной связи от стока
некоторого транзистора к линии Gnd.
Например, для абстрактного лэйаута ТМ (рис. 1.б.) матрица S имеет вид:
1 2 3 4 5 6 7 8 9 10 11 12
13 14
S1 * 1 0 0 * * * * 0 0 0 0 * *
S2 1 * 1 * * * 0 0 1 * 0 0 0 *
S = S3 1 * * 1 0 0 0 0 0 0 0 0 * 1
S4 0 0 0 0 1 * 0 0 0 0 0 0 * *
S5 1 * * * 0 0 * 1 0 0 0 0 0 *
Реферат на тему: Автоматизированные системы управления технологическими процессами
Министерство образования РБ
БЕЛОРУССКАЯ ГОСУДАРСТВЕННАЯ ПОЛИТЕХНИЧЕСКАЯ АКАДЕМИЯ
Кафедра “Робототехнические системы ”
ПОЯСНИТЕЛЬНАЯ ЗАПИСКА
к курсовому проекту по дисциплине
“Автоматизированные системы управления технологическими процессами”
Исполнитель
Руководитель
Минск 1998
СОДЕРЖАНИЕ
1. Введение
1. Аннотация
1. Формулировка задачи
1. Функциональная схема устройства и ее описание
1. Выбор элементной базы и характеристики микросхем
1. Описание схемы электрической принципиальной
1. Временные диаграммы цикла "ввод" с описанием
1. Литература
Введение
Связь между центральным процессором (ЦП), запоминающими устройствами и
внешними устройствами осуществляется через общий системный канал.
Пользователь может подключать к каналу как собственные устройства ввода-
вывода, так и дополнительные устройства, соблюдая при этом требования и
условия работы интерфейса системного канала.
Связь между двумя устройствами, подключенными к каналу, осуществляется
по принципу "управляющий-управляемый". В каждый момент времени только одно
устройство является активным. Активное устройство управляет циклами
обращения к каналу, при необходимости удовлетворяет требованиям прерываний
от внешних устройств, контролирует предоставление прямого доступа.
Пассивное устройство является исполнительным. Оно может принимать и
передавать информацию только под управлением активного устройства.
Типичный пример активного устройства - центральный процессор,
выбирающий команду из памяти, которая всегда является пассивным
устройством; устройство, работающее в режиме прямого доступа к памяти
(ПДП).
Связь между устройствами через системный канал является замкнутой и
асинхронной.
В ответ на управляющий сигнал, передаваемый активным устройством,
поступает сигнал от пассивного устройства. Процесс обмена между
устройствами не зависит от длины канала и времени ответа пассивного
устройства (в пределах заданного интервала времени - как правило, не более
10 мкс).
Обмен между двумя устройствами может выполняться как 16-разрядными
словами, так и байтами. Системный канал Q-bus обеспечивает три типа обмена
данными: программный, в режиме прямого доступа к памяти, прерывание
программы.
Физически, канал Q-bus представляет собой унифицированную магистраль,
содержащую 72 линии, по которым осуществляется передача информации,
необходимой для работы ЭВМ.
Использование единого интерфейса позволяет иметь общий для всех
устройств алгоритм связи, и, следовательно, унифицированную аппаратуру
сопряжения.
Аннотация
В данной курсовой работе разработана схема электрическая принципиальная
устройства пользователя, работающая в программном режиме в составе
микропроцессорной системы с магистралью Q-bus.
В состав устройства пользователя входит один 8-битовый и два 16-битовых
регистра, из которых один 8-битовый на чтение, а 16-битовые на запись
информации.
При разработке электрической схемы использованы интегральные схемы
серии К 155, К 555.
Формулировка задачи
В курсовой работе необходимо разработать схему электрическую
принципиальную интерфейса, работающего в программном режиме для
микропроцессорной системы с магистралью Q-bus.
В состав устройства пользователя должны входить два (не меньше)
регистра для записи и чтения информации. При разработке электрической
схемы, необходимо использовать интегральные ТТЛ-микросхемы серий К 155, К
555, а также другие ТТЛ-совместимые микросхемы.
Адреса регистра для чтения - 160 075,
для записи - 160 076,
- 160 100.
Функциональная схема устройства и ее описание
Функциональная схема устройства приведена на рис. 1. Адреса регистров
даются перемычками или переключателями на входах схемы сравнения.
Схема обеспечивает программный доступ к 4-м регистрам (RG), как для
записи (076, 100), так и для чтения (075).
Сигналы ВУ и данные адреса Д3-Д15 обеспечивают выбор соответствующего
регистра внешнего устройства, адрес которого находиться в пределах 160000-
177777.
Адрес регистра внешнего устройства задается перемычками или
переключателями.
В качестве регистра можно использовать 16 триггеров, входы которых
объединены и подключены к логике сравнения.
В данной схеме разряды Д0-Д1 определяют выбор устройства, разряды Д3-
Д15 выбирают регистр. Сигнал СИА информирует о том, что на линиях ДА
установлен адрес и используется для запоминания внутреннего сигнала "выбор
устройства", а также разрядов адресов с 0 по 2. Если внутренний сигнал ВУ
после окончания адресной части цикла будет активным, то после поступления
сигнала "ввод" или "вывод" логика вырабатывает сигнал записи или чтения в
соответствующий регистр. После того, как данные будут переданы или приняты
устройством, логика управления должна вырабатывать сигнал СИП и если он не
будет передан в процессор за 10мкс, процессор переходит к подпрограмме
обслуживания внутреннего прерывания с адресом вектора 4.
От ВУ К ВУ
Л
О
Г
И
К
А
С
Р
А
В
Н
Е
Н
И
Я
К ДА 15 1 чтение
К ДА 14 1 RG
К ДА 13 1 Q
К ДА 12 1 D
К ДА 11 1 D T Q1 & C
К ДА 10 1 C ED
К ДА 9 1 R Q1
ш
и
н
н
ы
й
ф
о
р
м
и
р
о
в
а
т
е
л
ь
К ДА 8 1 D Q2 & ШД
К ДА 6 1 C запись
К ДА 5 1 R Q2 С RG
К ДА 4 1 ED Q
К ДА 3 1 D
К ДА 2 1 к ВУ
К ДА 1 1 к ШД
К ДА 0 1
ВУ 1
СИА 1
сброс 1
ввод 1
вывод 1
&
1
Рис. 1. Функциональная схема устройства.
Описание схемы электрической принципиальной
Любой цикл обращения к каналу начинается с посылки сигнала "Сброс",
который вызывает очистку регистров Д15-Д19 (ИР 23) и триггера Д9 (ТМ 7).
После этого на входах ДА0 - ДА15 устанавливают адрес регистра, к
которому осуществляется обращение, а ЦП вырабатывает сигнал "ВУ". Если
общая часть адреса соответствует поданной на дешифратор, состоящий из
элементов Д 4.1 - Д 4.6 (ЛН 1); Д12, Д13 (ЛА 2) и Д14 (ЛЕ1), то на выходе
Д14 будет "1". Эта "1" подается на схему выбора регистра Д 6.1 - Д 8.3 (ЛА
3), где при наличии сигналов "ввод" или "вывод" генерируется сигнал "СИП",
который подается в ЭВМ, а также сигналы управления регистрами (23-27),
которые запоминаются в триггере Д9 (ТМ 7).
По сигналу "СИП" из ЭВМ начинается передача информации, если 27 - "1",
25 - "0", иначе прием информации из одного регистра чтения. Регистру с
адресом 160 076 соответствуют сигналы 23 - "1", 24 - "0", а с адресом 160
100 - 24 - "1", 23 - "0".
Выбор элементной базы и характеристики микросхем
В курсовой работе по возможности использованы микросхемы серии К 555, у
которых вместо многоэлементного транзистора на входе используется матрица
диодов Шотке.
Введение этих диодов исключает накопление лишних базовых зарядов,
увеличивающих время выключения транзистора, и обеспечивает стабильность
времени переключения транзистора в диапазоне температур.
Кроме того, в схеме используется несколько микросхем серии К 155.
Основные параметры микросхемы ТТЛ К 555:
tзгр=10 нс; Рнот=2 мВт; Энд=20.
Нагрузка: Сн=15 нФ; Рном=2 кОм; Кветв.=10.
Логические элементы, используемые в устройстве пользователя реализованы
на следующих микросхемах:
а) ЛЕ 1 выполняет логическую операцию "ИЛИ - НЕ".
б) ЛА 2, ЛА 3 - выполняют логическую функцию "И" с несколькими входами.
в) ЛН1 представляет собой инвертор, снабженный двухтактным входным
каскадом, выполняющий операцию "НЕТ".
В качестве элемента задержки использован Д-триггер, воспользовавшись
микросхемой ТМ 7, содержащей две пары Д-триггеров.
Регистры выполнены на микросхемах ИР 23.
Микросхема ИП 2 - 8-разрядная схема контроля четности и нечетности
суммы единиц входного слова с целью выявления ошибок при передаче данных.
Имеются два входа разрешения: четный ЕЕ и нечетный ОЕ. Они должны получать
разноуровневые логические сигналы. Основные параметры микросхемы:
[pic] [pic] [pic]
[pic] [pic] [pic] [pic]
Основные параметры ЛА 2:
[pic] [pic] [pic]
[pic] [pic] [pic] [pic]
[pic] [pic]
Микросхема ЛН 1 содержит 6 инверторов и имеет двухконтактный выходной
каскад. Ее основные параметры:
[pic] [pic] [pic]
[pic] [pic]
[pic] [pic].
Временная диаграмма цикла “ВВОД”
Направление передачи при выполнении операций обмена данными
определяется по отношению к активному устройству . При выполнении цикла
ВВОД данные передаются от пассивного устройства к активному .
А
Временные диаграммы приведены на рисунке 2.1 и 2.2 для активного и
пассивного устройств соответственно.
АД 1,2 АД 2,1
ОБМ1 ОБМ 2
ДЧТ 1 ДЧТ 2
ОТВ 2 ОТВ 1
ВУ 1 ВУ 2
ПЗП 1 ПЗП 2
Рис. 2.1 и 2.2 Временные диаграммы цикла ВВОД.
На рисунке обозначены:
1 - передаваемый сигнал;
2 - принимаемый сигнал;
* - состояние сигнала не имеет значения.
Порядок выполнения операций следующий :
Активное устройство в адресной части цикла передаёт по линиям 00-15
адрес и вырабатывает сигнал ВУ , если адрес находится в диапазоне 160 000 –
177 777 ;
Не ранее чем через 150 нс после установки адреса активное устройство
вырабатывает сигнал ОБМ, предназначенный для запоминания адреса во входной
логике выбранного устройства;
Пассивное устройство дешифрирует адрес и запоминает его;
Активное устройство снимает адрес с линий 00-15 , очищает линию ВУ ,
вырабатывает сигнал ДЧТ сигнализируя о готовности принять данные от
пассивного устройства , и ожидает поступления ответного сигнала ОТВ;
Пассивное устройство помещает данные на линии 00-15 и вырабатывает
сигнал ОТВ ,сигнализирующий о наличии данных в канале. Если сигнал ОТВ не
вырабатывается в течении 10 мкс после выработки сигнала ДТЧ , то МП
переходит к обслуживанию внутреннего прерывания по ошибке обращения к
каналу с адресом вектора 4;
Активное устройство принимает сигнал ОТВ , принимает данные и снимает
сигнал ДЧТ;
Пассивное устройство снимает сигнал ОТВ по заднему фронту сигнала ОТВ ,
завершая операцию передачи данных;
Активное устройство снимает сигнал ОБМ по заднему фронту сигнала ОТВ,
завершая канальный цикл ВВОД.
Во время выполнения цикла ВВОД сигнал ПЗП не вырабатывается
Сигналы передачи адреса и данных:
АД15 - АД00 - передача адреса и данных;
ОБМ - синхронизация активного устройства в циклах обмена данными;
ДЧТ - ввод данных (чтение);
ДЗП - вывод данных (запись);
ПЗП - байт (признак записи байта);
ВУ - выбор внешнего устройства.
Литература
1. Р.И.Фурунжиев ; Н.И.Бохан “Микропроцессорная техника в автоматике”
Минск “Ураджай” 1991 г.
2. МикроЭВМ в 8 кн. :практическое пособие / под редакцией Л.Н.Преснухина.-
М.:Высшая школа , 1988 . 172 с .
3. О.Н.Лебедев “Микросхемы памяти и их применение ” , М.:Радио и связь
,1990
4. Богданович М.И., Грель И.Н., Прохоренко В.А. "Цифровые интегральные
микросхемы". - Справочник, - Мн. "Беларусь", 1991 г.
5. МикроЭВМ: в 8 кн. Практическое пособие. (Под ред. Л.Н. Треснухина. Кн.
1 "Семейство ЭВМ". "Электроника-60" - М.: Высшая школа" 1988 г.
6. "Микропроцессоры и микропроцессорные комплекты интегральных схем":
Справочник в 2-х томах; под ред. Шахнова В.А. - М.: Радио, связь, 1988
г.
7. Шило В.И. "Популярные цифровые микросхемы". - Справочник. - Москва
"Радио и связь" 1987 г.
| |
