|
Реферат: Блок целочисленной арифметики (Программирование)
Государственный комитет Российской Федерации
по высшему образованию
Казанский Государственный Технический Университет
имени А. Н. Туполева
----------------------------------------------------------------------------
------------------
Кафедра электронно-вычислительных машин
Пояснительная записка
к курсовой работе по дисциплине
“Процессоры”
Тема: Блок целочисленной арифметики.
Студент: Базуев Ю.А. , гр. 4301
Руководитель: Бикмухаметов Р.Р.
Оценка______________________
Дата
защиты__________________
Подпись
руководителя__________
Казань 1996
Cодержание
1.
Задание.....................................................................
...........................3
2.
Алгоритм....................................................................
.........................4
2.1. Алгоритм
умножения...................................................................
4
2.2. Алгоритм
деления.....................................................................
....4
3. Операционная схема и микропрограмма выполнения операций......5
4. Функциональная схема операционной части устройства..................8
5. Функциональная схема управляющей
части....................................11
6. Принципиальная схема управляющей
части....................................13
7. Таблица
микрокоманд.................................................................
.....15
8.
Литература..................................................................
......................16
2. Алгоритм операций
2.1. Алгоритм умножения
Eдоп*Fдоп=Gдоп
Перед началом операции в RG1=Fдоп ; RG2=0 ; RG3=Eдоп
Знаки сомножителей участвуют в операции наравне с остальными разрядами,
а это значит что Eдоп и Fдоп перемножаются как обычные (m+1) разрядные
целые числа без знака. При этом знак Едоп участвует для того чтобы СЧП
(сумма частичных произведений) в RG2 формировалась в доп. коде. Знак Fдоп
участвует для того чтобы произведение формировалось в двойном формате.
В каждом из (m+1) циклов умножения производятся действия:
1) Eдоп прибавляется к RG2 если P4=1;
1
2) RG2, RG1, Tзн при сдвиге вправо необходимо сохранять представление
СЧП в доп. коде, а это значит что слева нужно вводить 0, если число =>0 и
1, если число < 0.
2.2. Алгоритм деления
Gдоп/Eдоп=Fдоп
а) устанавливаем начальные значения регистров и триггеров
б) сдвигаем делимое на 1 разряд влево
в) анализируем знаки Gi-1 и E. Если одинаковы то вычитаем E из GR2.
Если разные то + E к RG2
г) анализируем знаки Gi и E, если одинаковые то цифра частного =1
д) анализируем ТФ, если ТФ=1 выполняем проверку на ПРС 2-го этапа
е) уменьшаем значение счетчика циклов
ж) если счетчик не = 0 то переходим на пункт б)
з) передаем частное в RG1
и) корректируем частное
к) выдаем частное на выходную шину
3. Операционная схема и микропрограмма выполнения
операций
В соответствии с алгоритмом строим ОС (рис. 1) , определяем требуемый
набор МО и граф МП (рис. 2) , считая что в RG3 выполняется однотактным
способом (по входам D триггеров RG2) по сигналу у4; в RG1 - двухтактным
способом (по входам R и S) по сигналам у6 и у7.
В ОС на Рис. 1 использованы следующие обозначения:
Тпп - триггер переполнения
Тпер - триггер переноса
Тзн1 - триггер знака множимого, флаговый триггер при делении
Тзн2 - триггер знака Gi-1
Тзн3 - триггер знака делимого
Х(8:0) - входная шина
Z(8:0) - выходная шина
В МП на Рис. 2 введены 15 осведомительных сигнала:
Р1 = RG3(8) Р10 = Р1 Е Р3
Р2 = a Р11 = Р3 Е Р1
Р3 = RG2(8) P12 = P6 Е Р5
Р9 = RG2(7) Е RG2(6) P13 = P1 Tзн2 v P1 Tзн2
P4 = 1 (CT=0) P14 = Tпер
Р5 = RG1(0) Р15 = Тзн1
Р6 = Р1 Tзн2 v Tзн2 Р1
Р7 = 1 (RG2(8:0)=0)
Р8 = Тзн3
a - внешний сигнал определяющий вид операции
( 0 - умножение ; 1 - деление )
а также 17 импульсных управляющих сигналов:
у1: { RG2=RG2(8:0).RG1(8); у10: Тпп=1
RG1=RG1(7:0).0 } у11: RG2=RG1
y2: RG2=RG2+RG3+1 y12: RG2=RG2+1
y3: RG2=RG2+RG3 y13: Z=RG2
y4: RG3=X y14: {
RG1=RG2(0).RG1(8:1);
y5: { RG2=X ; Tзн1=1 } Tзн1=RG1(0) }
y6: { RG1=X; Tзн3=P3; Tпп=0; y15: RG2=0.RG2(8:1)
СТ=9; Тпер=0; } y16: RG2=1.RG2(8:1)
y7: RG1(0)=1 y17: RG2=0
y8: Тзн1=0
у9: СТ=СТ-1
Z(8:0)
у13
Р15
Р5
зн RG1 1
1 Тзн1
8 7
0
у6
у1 у14 у7
Р2
Р3 у18
Тзн2 зн 1
1
8 7 6 RG2
0
у16 у5
у1 у15 ,у16
Р14
Тпер зн KSM
у2 , у12
8 7
0
P1 у3 у2
зн
8 7 RG3
0
у4
Х(8:0)
Р4 ПРС Р8
СТ Тпп Тзн3
Рис. 1.
начало
2
a
0
1 5
y6
6
y17
1 9
0
0
2 11 3
P5
1
1 10
y3
7
0 0
15 0
P3 P14
1
1 1
1 12
0
8
P1
9
1
0 4
y16, y14, y9 y15, y14, y9
3
1
3 1 1 2
0
P4
7 0
1
8
0
1
P15
2 1 3
1
y2
13
11
8 1 13
y13
1
0 1
12
y11
0 8
0
0 3
1
10
у13
конец
Рис. 2.
4. Функциональная схема операционной части
устройства
На Рис. 3. представлена функциональная схема операционной части (ОЧ) на
регистрах и мультиплексорах. В схему из УЧ подаются 15 импульсных
управляющих сигналов с длительностью, равной 50 нс, причем часть
управляющих сигналов ( у2 , у3 , у12 ) подаются на входы синхронизации
регистров и одновременно участвуют в формировании сигналов на
информационных входах триггеров с помощью различных комбинационных схем.
Следовательно, во-первых, если время задержки упомянутых комбинационных
схем превышает значение 50 нс, то схемой пользоваться нельзя, так как к
моменту переключения триггеров сигналы на их информационных входах не
успеют сформироваться. Например, сигнал у3 должен иметь длительность,
достаточную для того, чтобы успели сработать элементы 2,3 и4 ступеней
схемы, иначе в момент окончания у4 в RG2 зафиксируется неправильный
результат. Таким образом, в данной схеме длительность сигналов МО должна
определяться по времени выполнения самой длительной МО, которое при
заданной элементной базе превышает заданное значение.
Во-вторых, так как сигналы на входах “С” и “D” триггеров RG2 при
выполнении у2 , у3 и у12 оканчиваются одновременно (без учета задержек
сигналов в комбинационных схемах), то триггеры могут не переключиться
требуемым образом из-за возможной “игры фронтов” на входах “С” и “D”.
Для решения указанных проблем с целью повышения быстродействия и
надежности схемы разобьем все МО на 2 группы.
В первую группу выделим МО у2 , у3 и у12 , связанные не только с
переключением триггеров по входам синхронизации, но и с формированием
сигналов на информационных входах этих триггеров.
Во вторую все остальные МО, для выполнения которых достаточны импульсные
управляющие сигналы с длительностью равной 50 нс. Как правило, в эту группу
входят действия, связанные с переключением триггеров по асинхронным входам,
либо по входам синхронизации, если сигналы на информационных входах
триггеров при этом не меняются.
Для выполнения МО 1-ой группы необходимы дополнительные потенциальные
управляющие сигналы (сигналы с длительностью, не меньшей такта Т) ,
называемые микроприказами. Тогда импульсные управляющие сигналы подаются
лишь на входы синхронизации триггеров, а формирование сигналов на
информационных входах этих триггеров осуществляется с помощью
микроприказов, которые должны поступать в схему ранее и заканчиваться
позднее сигналов на входах синхронизации триггеров.
В управляющей части с программируемой логикой микроприказы формируются с
помощью разрядов операционного поля микрокоманы, считываемой из управляющей
памяти. Обозначим эти разряды и соответствующие им микроприказы через МК(j)
, где j = 0 , 1 , 2 , ...
Если использовать три микроприказа, то схема Рис.3. преобразуется к
виду, представленному на Рис.4 (без цепей записи со входной шины, без
триггеров Тпп , Тзн3 , счетчика циклов и цепи выдачи на выходную шину).
Здесь: во-первых, отсутствует триггер переноса, так как при использовании
микроприказов сигнал переноса на выходе KSM становится потенциальным, и
необходимость в его запоминании отпадает.
Во-вторых, сигналы у15 , у16 , у5 поступающие на один и тот же вход
сдвига вправо RG2 , заменен одним сигналом у5 .
С целью упрощения ОЧ устройства заменим 2, 3 ступени схемы на Рис. 4.
арифметико-логическим устройством (АЛУ). Тогда количество микроприказов
увеличится до 5.
Функциональная схема ОЧ устройства, в которой применяется АЛУ,
представлена на Рис. 5. Здесь АЛУ используется для выполнения трех
действий, определяемых таблицей 1.
Таблица 1.
|S3|S2|S1|S0| F` |
|0 |0 |0 |0 | A` + C0 |
|0 |0 |0 |1 | A` + B` + C0 |
|0 |1 |1 |0 | A` - B` - C0 |
В таблице А` и B` - значения операндов, поступающих в АЛУ, F` -
значение результата, формируемого на входах АЛУ; С0 - значение сигнала на
входе переноса младшего разряда АЛУ.
В соответствии с таблицей 1 в схеме Рис 5. использованы пять
микроприказов: МК(0) - S0 , MK(1) - S1 , MK (2) - S2 , MK(3) - C0 , MK(4) -
вход данных вдвигаемых при сдвиге вправо на RG2.
Работа схемы определяется МП, представленной на Рис. 6. Список
используемых импульсных сигналов:
у1: { RG1=/ }
y4: RG3=X
y5: RG2=RG1;
y6: { RG1=X; Tзн3=P3; Tпп=0;
Тзн1=1; СТ=9; }
y7: RG1(0)=1
y8: Тзн1=0
у9: СТ=СТ-1
9
X(8 : 0)
RG3 MS KSM
0 MS D RG2
D RG1
D 0
1 < > 0
< > 0
2 D< 1
D< 1
1
3 y16 D>
D>
y17 R 8
y7 S0 8
A
C
y6 C
A0 >
y14 >
y4 C C П9
y5 A1 y1 0
2 D< 1
D< 1
1
3 МК(3) D>
D>
y17 R 8
y7 S0 8
A
У2 C
y6 C
A0 У5 >
y5 >
y4 C C П9
y5 A1 y1 0
MK(1) S1
2 D< 1
D< 1
MK(0) S0
3 МК(4) D>
D>
A`
P14 y11 R 8
y7 S0 8
B`
C9 У2 C
y6 C
MK(3) C0
A0 У3 >
y3 >
y4 C M
y3 A1 y1 | |
