|
Реферат: Синтез цифрового автомата управления памятью (Радиоэлектроника)
ВВЕДЕНИЕ
В соответствии с заданием в данном курсовом проекте необходимо синтезировать цифровой автомат. После нажатия кнопки ПУСК эта схема должна обеспечить формирование заданного количества выходных сигналов в соответствии с задание на расчет. Разработка принципиальной схемы производится при помощи метода синтеза цифровых схем по методу Карт Карно. В заключении приведены меры по обеспечению защиты от внешних электромагнитных помех. В работе приведены все указанные в задание принципиальные схемы, временные диаграммы и эскизы печатных плат.
1. РАЗРАБОТКА СТРУКТУРНОЙ СХЕМЫ УСТРОЙСТВА
Структурная схема представляет собой своеобразный макет , по которому в ходе разработки будет спроектировано устройство управления ПЗУ. Он определяет основные блоки проектируемого устройства и то, как эти блоки будут взаимодействовать между собой. В соответствии с заданием разрабатываемое устройство должно выдавать на пяти выходах периодические последовательности цифровых сигналов вида: |0 |1 |n-1 |n-1 |n-1 |n-1 | |1 |1 |0 |0 |0 |0 | |1 |0 |1 |0 |0 |0 | |1 |0 |0 |1 |0 |0 | |1 |0 |1 |1 |0 |0 | |1 |0 |0 |0 |1 |0 | |1 |0 |1 |0 |1 |0 | |1 |0 |0 |1 |1 |0 | |1 |0 |1 |1 |1 |0 | |1 |0 |0 |0 |0 |1 | |1 |0 |1 |0 |0 |1 | |1 |0 |0 |1 |0 |1 |
[pic] [pic]
Условное обозначение счетчика показано на рисунке 4 Условное обозначение счетчика деления частоты на 30 [pic] Временная диаграмма работы счетчика представлена на рисунке 5
[pic]
4. Комбинационная схема
С выходов счетной схемы код передается на входы преобразователя. Следует заметить, что выходы счетной схемы [pic] - соответствуют входам : a, b,c,d,e. Составим общую таблицу истинности для каждого выхода синтезируемого устройства. Для всех выходов будут функции 5 переменных, т.к счет необходимо производить до 30 импульсов, а пяти переменным соответствует старшее число – 31 (с учетом нулевого состояния) Таким образом комбинационная схема (преобразователь) преобразует значения пяти функций входа в пять функций выхода:
Таблица 4.1 Преобразование переменных a, b,c,d,e в функции выхода |e |d |C |b |a |Uвых 1 |Uвых 2 |Uвых 3 |Uвых 4 |Uвых 5 | |0 |0 |0 |0 |0 |0 |0 |1 |0 |1 |0 | |1 |0 |0 |0 |0 |1 |1 |1 |0 |1 |0 | |2 |0 |0 |0 |1 |0 |1 |1 |1 |1 |0 | |3 |0 |0 |0 |1 |1 |0 |1 |1 |0 |1 | |4 |0 |0 |1 |0 |0 |0 |0 |1 |1 |0 | |5 |0 |0 |1 |0 |1 |0 |1 |1 |1 |0 | |6 |0 |0 |1 |1 |0 |0 |0 |1 |1 |1 | |7 |0 |0 |1 |1 |1 |1 |1 |0 |1 |0 | |8 |0 |1 |0 |0 |0 |1 |0 |0 |1 |0 | |9 |0 |1 |0 |0 |1 |1 |0 |1 |0 |1 | |10 |0 |1 |0 |1 |0 |1 |1 |0 |0 |1 | |11 |0 |1 |0 |1 |1 |1 |1 |0 |1 |1 | |12 |0 |1 |1 |0 |0 |1 |0 |0 |1 |0 | |13 |0 |1 |1 |0 |1 |0 |0 |1 |1 |0 | |14 |0 |1 |1 |1 |0 |1 |0 |1 |1 |1 | |15 |0 |1 |1 |1 |1 |0 |1 |1 |0 |0 | |16 |1 |0 |0 |0 |0 |1 |1 |0 |0 |1 | |17 |1 |0 |0 |0 |1 |1 |1 |0 |0 |1 | |18 |1 |0 |0 |1 |0 |0 |0 |1 |0 |1 | |19 |1 |0 |0 |1 |1 |0 |0 |1 |1 |0 | |20 |1 |0 |1 |0 |0 |1 |0 |0 |1 |0 | |21 |1 |0 |1 |0 |1 |1 |0 |1 |1 |1 | |22 |1 |0 |1 |1 |0 |1 |1 |0 |0 |1 | |23 |1 |0 |1 |1 |1 |0 |1 |1 |0 |0 | |24 |1 |1 |0 |0 |0 |0 |1 |0 |1 |0 | |25 |1 |1 |0 |0 |1 |0 |1 |0 |1 |0 | |26 |1 |1 |0 |1 |0 |0 |1 |1 |1 |1 | |27 |1 |1 |0 |1 |1 |0 |0 |1 |0 |1 | |28 |1 |1 |1 |0 |0 |0 |1 |0 |1 |1 | |29 |1 |1 |1 |0 |1 |0 |1 |1 |1 |1 | | Осуществим минимизацию функций выхода методом карт Карно. При минимизации методом карт Карно выделения осуществляем с помощью выделения рамками.
badc |00 |01 |11 |10 | | | |badc |00 |01 |11 |10 | |00 | | |1 |1 | | | |00 |1 |1 | | | |01 |1 | | |1 | | | |01 |1 |1 | | | |11 | |1 | |1 | | | |11 | | |X | | |10 |1 | |1 |1 | | | |10 | |1 |X | | | Uвых1=cde v ade v abce v abcde v abce v bde v abce
badc |00 |01 |11 |10 | | | |badc |00 |01 |11 |10 | |00 |1 | | | | | | |00 |1 | |1 |1 | |01 |1 |1 | | | | | |01 |1 | |1 |1 | |11 |1 |1 |1 |1 | | | |11 | |1 |X | | |10 |1 | | |1 | | | |10 | |1 |X |1 | | Uвых2=cde v ade v abe v bcde v bcde v bce v bde v abde
badc |00 |01 |11 |10 | | | |badc |00 |01 |11 |10 | |00 | |1 | | | | | |00 | | | | | |01 | |1 |1 |1 | | | |01 | |1 |1 | | |11 |1 | |1 | | | | |11 |1 |1 |X |1 | |10 |1 |1 |1 | | | | |10 |1 | |X |1 | | Uвых3=bcd v abde v bcde v abde v bcde v ace v bde
badc |00 |01 |11 |10 | | | |badc |00 |01 |11 |10 | |00 |1 |1 |1 |1 | | | |00 | |1 |1 |1 | |01 |1 |1 |1 | | | | |01 | |1 |1 |1 | |11 | |1 | |1 | | | |11 |1 | |X | | |10 |1 |1 |1 | | | | |10 | | |X |1 | | Uвых4=bde v abde v bс v dce v abce v abde v abcde v abcde v bde v abde
badc |00 |01 |11 |10 | | | |badc |00 |01 |11 |10 | |00 | | | | | | | |00 |1 | |1 | | |01 | | | |1 | | | |01 |1 |1 |1 | | |11 |1 | | |1 | | | |11 | | |X |1 | |10 | |1 |1 |1 | | | |10 |1 |1 |X |1 | | Uвых5=abce v abce v abde v acde v acde v bcde v abde v abe v cde v bde
Представим функции в базисе И-НЕ: Uвых1=cde v ade v abce v abcde v abce v bde v abce
Uвых2=cde v ade v abe v bcde v bcde v bce v bde v abde
Uвых3=bcd v abde v bcde v abde v bcde v ace v bde
Uвых4=bde v abde v bс v dce v abce v abde v abcde v abcde v bde v abde
Uвых5=abce v abce v abde v acde v bcde v abde v abe v cde v bde
5. Схема сброса Для устойчивой работы при необходимости, необходимо произвести сброс схемы в исходной в одно из заданных состояний (например в 0). Сброс будем производить при помощи кнопки сброса и логических элементов.
Схема сброса представлена на рисунке 6 [pic] рис. 6
Принципиальная схема всего синтезируемого генератора цифровых сигналов представлена на рисунке 7. Временная диаграмма работы данной схемы приведена на рисунке 8
[pic]
рис. 8
ЗАКЛЮЧЕНИЕ
В соответствии с техническим заданием, в данном курсовом проекте было разработано устройство, формирующее последовательность цифровых сигналов для управления постоянным запоминающим устройством. Выполнение данной работы включало в себя все основные этапы проектирования цифровых устройств на интегральных микросхемах. Это позволило получить и закрепить практические навыки разработки структурной схемы устройства, синтеза и разработки его принципиальной схемы, конструктивной проработки изделия. В заключении хотелось бы отметить, что разработанное устройство, а особенно формирователи выходных последовательностей оказались достаточно сложными и содержат большое количество корпусов интегральных микросхем.
Реферат на тему: Синтез цифрового конечного автомата Мили
Министерство науки, высшей школы и технической политики Российской Федерации.
Новосибирский Государственный Технический Университет. [pic] Расчётно-графическая работа по схемотехнике.
Синтез цифрового конечного автомата Мили.
Вариант №3.
Факультет: АВТ. Кафедра: АСУ. Группа: А-513. Студент: Борзов Андрей Николаевич. Преподаватель: Машуков Юрий Матвеевич. Дата: 20 мая 1997 года.
Новосибирск – 1997.
Синтез цифрового конечного автомата Мили.
1. Построение графа конечного автомата. 2. Для заданного графа составить таблицу переходов и таблицу выходов. 3. Составляется таблица возбуждения памяти автомата. 4. Синтезируется комбинационная схема автомата. 5. Составить полную логическую схему автомата на указанном наборе элементов или базисе. 6. Составить электрическую схему на выбранном наборе интегральных микросхем.
Вариант №3.
RS - триггер.
Базис LOGO (ЛОГО).
|Вершина графа |a1 |a2 |a3 |a4 | |Сигнал |Zi |Wj |Zi |Wj |Zi |Wj |Zi |Wj | | Дуга из вершины |1234|1234|1234|1234|1234|1234|1234|1234 | | Соответствующие |0024|0034|2014|2013|0032|0042|0400|0100 | |дугам индексы | | | | | | | | | |сигналов | | | | | | | | |
1. Построение графа.
Z2W2 a1 a2
Z4W4 Z1W1 Z2W3 Z4W3 Z4W1
Z3W4
a3 a4 Z2W2
Таблицы переходов.
a(t+1)=([a(t); z(t)] |Сост. вх. |a1 |a2 |a3 |a4 | |Z1 |( |a3 |( |( | |Z2 |a3 |a1 |a4 |( | |Z3 |( |( |a3 |( | |Z4 |a4 |a4 |( |a2 |
W(t)=([a(t); z(t)] |Сост. вх. |a1 |a2 |a3 |a4 | |Z1 |( |W1 |( |( | |Z2 |W3 |W2 |W2 |( | |Z3 |( |( |W4 |( | |Z4 |W4 |W3 |( |W1 |
2. Определение недостающих входных данных.
Для этого используем K=4 [ak] P=4 [Zi] S=4 [Wj] Определяем число элементов памяти: r ( log2K = 2 Число разрядов входной шины: n ( log2P = 2 Число разрядов выходной шины: m ( log2S = 2
3. Кодирование автомата.
|Внутреннее состояние |Входные шины |Выходные шины | |a1= |00 |Z1= |00 |W1= |00 | |a2= |01 |Z2= |01 |W2= |01 | |a3= |10 |Z3= |10 |W3= |10 | |a4= |11 |Z4= |11 |W4= |11 | | |Q1Q2 | |x1x2 | |y1y2 |
4. С учётом введённых кодов ТП и таблицы выходов будут иметь следующий вид.
T( |x1x2Q|00 |01 |10 |11 | |1Q2 | | | | | |00 |( |10 |( |( | |01 |10 |00 |11 |( | |10 |( |( |10 |( | |11 |11 |11 |( |01 | T( |x1x2Q|00 |01 |10 |11 | |1Q2 | | | | | |00 |( |00 |( |( | |01 |10 |01 |01 |( | |10 |( |( |11 |( | |11 |11 |10 |( |00 |
5. По таблицам выходов составляем уравнения логических функций для выходных сигналов y1 и y2, учитывая, что в каждой клетке левый бит – y1, а правый бит – y2.
[pic]; (1) [pic]. (2) Минимизируем уравнения (1) и (2).
|x1x2Q|00 |01 |11 |10 | |1Q2 | | | | | |00 |X | |X |X | |01 |1 | | |X | |11 |1 |1 | |X | |10 | | |X |1 |
|x1x2Q|00 |01 |11 |10 | |1Q2 | | | | | |00 |X | |X |X | |01 | |1 | |1 | |11 |1 |X | |X | |10 | | |X |1 |
[pic]; [pic].
6. Преобразуем ТП в таблицу возбуждения памяти.
|вх.|Q1|0 |Q2|0 | |Q1|0 |Q2|1 | |Q1|1 |Q2|0 | |Q1|1 |Q2|1 | |сиг| | | | | | | | | | | | | | | | | | | | |н | | | | | | | | | | | | | | | | | | | | | |R1|S1|R2|S2| |R1|S1|R2|S2| |R1|S1|R2|S2| |R1|S1|R2|S2| |x1,| | | | | | | | | | | | | | | | | | | | |x2 | | | | | | | | | | | | | | | | | | | | |00 | | | | | |0 |1 |1 |0 | | | | | | | | | | | |01 |0 |1 |– |0 | |– |0 |1 |0 | |0 |– |0 |1 | | | | | | |10 | | | | | | | | | | |0 |– |– |0 | | | | | | |11 |0 |1 |0 |1 | |0 |1 |0 |– | | | | | | |1 |0 |0 |– |
7. По таблице возбуждения памяти составляем логические функции сигналов на каждом информационном входе триггера.
[pic]
[pic]
8. Минимизируем логические функции сигналов по пункту 7.
|x1x2Q|00 |01 |11 |10 | |1Q2 | | | | | |00 | | | | | |01 | |X | | | |11 | | |1 | | |10 | | | | |
[pic]
|x1x2Q|00 |01 |11 |10 | |1Q2 | | | | | |00 | |1 | | | |01 |X |1 | | | |11 | | | | | |10 | | | |X |
[pic]
|x1x2Q|00 |01 |11 |10 | |1Q2 | | | | | |00 | |1 | | | |01 |1 | | |X | |11 |1 |1 | | | |10 | | | |X |
[pic]
|x1x2Q|00 |01 |11 |10 | |1Q2 | | | | | |00 | | | | | |01 | | | |1 | |11 |1 |X |X | | |10 | | | | |
[pic]
9. По системе уравнений минимизированных функций входных, выходных сигналов и сигналов возбуждения элементов памяти составляем логическую схему цифрового автомата.
[pic]
10. Электрическая схема цифрового автомата.
Логические элементы.
К176ЛЕ5 К176ЛА8 К176ЛА7 К176ЛА9
DD1 – К176ЛЕ5 DD2 – К176ЛА8 DD3 – К176ЛА7 DD4 – К176ЛА9 DD5 – К176ТВ1
Реализуем электрическую схему на базе типовой интегральной серии микросхем К176.
----------------------- x2
B03
B26
B03
x2
x1
x
x1
x2
B03
x
B26
B03
x1
x2
B26
B03
B03
x2
x1
x
B03
B03
x2
x1
x
B26
x2
x
B26
B26
B03
x2
x1
x
x1
x2
B26
B03
x
x1
B26
B03
x2
B38
B37
B36
B35
B34
B33
B32
B31
B30
B29
B28
B27
B26
B42
B40
B25
B23
B41
B39
B24
B22
B21
B19
B20
B18
B17
B16
B15
B14
B13
B12
B11
B07
B08
B09
B10
B06
B05
B04
B03
B02
B01
y2
y1
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
(
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
RS
RS
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
&
1
&
1
(
1
(
1
(
(
(
(
(
(
(
(
(
(
(
&
&
&
&
&
&
&
x1
x2
Q2
Q1
x2
Q1
x2
x1
Q2
Q1
Q1
x2
x1
x2
Q2
Q2
Q1
Q2
Q1
x2
x1
Q1
x2
x1
Q2
Q1
x1
Q2
Q1
x2
x1
x2
x1
Q1
Q2
Q1
x2
Q2
Q1
x2
x1
DD4.3
DD4.1-2
DD3.4
DD4.2
DD4.3
DD3.2-3
DD5
DD3.1
DD4.1
DD2.1-2
DD4.3
DD2.2
DD4.1-2
DD2.1
DD1.4
DD1.3
DD1.2
DD1.1
G
Q2
Q2
Q1
Q1
TT
y2
y1
x2
x1
J2 K2 R2 S2 C2
J1 K1 R1 S1 C1
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
&
1
1
1
1
| |