|
Реферат: Конспект лекций по микропроцессорной технике (Цифровые устройства)
КОНСПЕКТ ЛЕКЦИЙ
по дисциплине «Микропроцессорная техника»
Микропроцессорные и программные средства автоматизации.
Микропроцессорный комплект
Серии К1810
Состав: К1810ВМ86 – центральный процессор (16 бит)
ВМ88 – центральный процессор с восьмибитной шиной данных;
ВМ87 – арифметический сопроцессор;
ВМ59 – процессор ввода/вывода;
ГР84 – генератор тактовых импульсов;
ВГ88 – контроллер системной шины;
ВБ89 – арбитр системной шины
ВТ02 – контроллер для подключения динамической памяти объемом
16 Кбайт
ВТ03 - контроллер для подключения динамической памяти объемом
64 Кбайт
ВН54 – интервальный таймер
ВТ37 – контроллер прямого доступа к памяти
ВН59 – программируемый контроллер прерываний
ИР86/87 – шинные формирователи (с инверсией / без инверсии)
ИР82/83 - регистры-защелки (с инверсией / без инверсии)
Микросхема К1810ВМ86 (Intel 8086).
Шестнадцатиразрядный однокристальный МП выполняющий около 2 млн.
операций в секунду. Синхронизируется тактовой частотой 25 МГЦ.
Имеет 20-ти разрядную шину адреса, что позволяет обеспечить прямую
адресацию 1 Мбайт внешней памяти. Область адресного пространства памяти
разбита на сегменты по 64 Кб. Такая организация памяти обеспечивает удобный
механизм вычисления физических адресов . ША и ШД мультиплексированы. При
организации вычислительных систем их нужно разделить (регистры-защелки). МП
может обращаться как к памяти, так и к внешним устройствам.
При обращении к внешним устройствам используются 16 младших линий ША.
Следовательно можно подключить 64 К 8-битных внешних устройств, либо 32 К
16-ти разрядных. МП имеет многоуровневую систему прерываний: 256 векторов
прерываний. Данный МП является дальнейшим совершенствованием К580ВМ80.
Система команд сходна, но более расширена. Программное обеспечение легко
переводится с одного МП на другой.
Функциональная схема:
См. рис.
В первый такт обмена на AD0-15 устанавливаются младшие 16 бит адреса
памяти или адрес внешнего устройства, сопровождается эта информация
сигналом ALE. Во втором такте обмена выставляются данные, которые
сопровожда-
ются сигналом DEN. ALE и DEN управляют регистрами-защелками. AD16/ST3-
AD19/ST6 – мультиплексированные линии адреса состояния.
В первый такт обмена выдается 4 старших разряда адреса памяти, а при
обращении к внешнему устройству – нули. Во втором такте выдаются сигналы
состояния МП, причем сигналы ST3-ST4 определяют сегментный регистр
участвующий в формировании физического адреса.
|ST3 |ST4 |Рег. |
|0 |0 |ES |
|1 |0 |SS |
|0 |1 |CS |
|1 |1 |DS |
Сегментные регистры. Участвуют в формиро- вании физического
адреса.
ST5 – дублирует состояние флага разрешения прерываний.
BHE – разрешение старшего байта. Работает совместно с сигналом А0,
обеспечивая механизм передачи информации по ШД.
|BHE |A0 |Вид передачи данных |
|0 |0 |Передается 16-ти битное слово |
|0 |1 |Передается старший байт AD8-AD15 |
|1 |0 |Передается младший байт AD0-AD7 |
|1 |1 |Нет обращения |
RD –сигнал чтения.
WR – сигнал записи.
M/IO – обращение к памяти или внешним устройствам.
DT/R – направление передачи информации:
«1» - в МП; «0» - из МП.
INTA, INTR – запрос на маскируемое прерывание (INTA – подтверждение
прерывания).
NMI – запрос на немаскируемое прерывание.
HOLD – запрос на переход в режим прямого доступа к памяти.
HLDA – подтверждение захвата шины.
TEST – проверочный вход, используется в команде WAIT для организации
холостых тактов: «1» - МП выполняет «0», с периодичностью 5 Т проверяет
состояние этого сигнала.
MN/MX – минимальный / максимальный режимы, определяющие конфигурацию
вычислительной системы. MN- ограничение объема памяти и т.д.
Архитектура МП.
МП содержит в своем составе 14 регистров общего назначения.
AX=AH+AL
BX=BH+BL
CX=CH+CL
DX=DH+DL
Все остальные регистры общего назначения являются неделимыми:
SP используются при обращениях к стеку для хранения
BP адресной информации
SI при обращении к памяти или внешнему устройству
DI
Сегментные регистры:
CS – определят начальный адрес сегмента кода в котором хранится программа;
SS – хранит начальный адрес сегмента стека;
DS – начальный адрес сегмента данных;
ES – начальный адрес дополнительного сегмента под данные;
IP – хранит смещение очередной команды переданной для выполнения.
DA=CS+IP
F- регистр флагов
19 0
|A |B|C|D |0|
+
19 0
|0|1|2|3|4|
|A |C|F|0|4|
При суммировании может возникать перенос из разряда A19 в A20. Этот перенос
игнорируется. Аналогичную кольцевую организацию имеет каждый сегмент. При
выборке команда: CS +IP = ФА команды. При обращении к стеку: SS +SP =ФА
стека.
Обращение к данным может производиться из любого сегментного
регистра: DS (SS,CS,ES) +EA = ФА данных. EA – эффективный адрес, константа,
указанная в программе.
К данным можно обратиться через индексные регистры SI и DI; причем
индексный регистр хранит смещение на адрес ячейки памяти, откуда данные
можно извлечь. А DI хранит смещение на адрес ячейки памяти, куда данные
можно направить: DS(SS,CS,ES) +SI=ФА данных; ES+DI =ФА данных. Обращение
через регистр BX: ES(CS,SS,DS)+BX= ФА данных. Такая модульная организация
памяти посегментно позволяет писать программы в виде отдельных модулей.
Структурная схема на основе К1810.
При организации вычислительной машины нужно решить следующие задачи:
1) разделить адресные сигналы и сигналы данных;
2) сформировать необходимые управляющие сигналы.
Первая задача решается с помощью буферных регистров К1810ИР82 и шинных
формирователей К1810ВА86(87). Вторая задача несколько сложнее и
зависит от сложности решаемых задач разрабатываемой микропроцессорной
системы. Сложность задачи определяет нужные объемы памяти и количество
устройств ввода / вывода. Поэтому МП К1810ВМ86 может работать в двух
режимах: минимальный и максимальный. Минимальный позволяет
организовывать вычислительные и управляющие системы, имеющие
ограниченные объемы памяти и малое количество внешних устройств.
Структурная схема в минимальном режиме
Структурная схема в максимальном режиме.
Функциональные возможности комплекта К1810 позволяют организовать
многопроцессорное вычисление системы. Задачу согласования многопроцессорной
системы решает арбитр шин К1810ВБ89.
Микросхема К1810ГФ84.
X1,X2 – для подключения кварцевого резо-
натора
F/C – вход выбора источника тактовой ча-
стоты:
«1» - от собственного задающего генера-
тора
«0» - от внешних сигналов синхронизации
PCLK – выход управления переферией.
OSC – выход внешнего задающего
генератора
RES – вход сигнала сброса
CLK – выход ГТИ для управления памятью
READY – выход готовности генератора
RESET – сигнал системного сброса
AEN1,AEN2 – выходы разрешения адресации для сигналов готовности (RDY1,
RDY2)
Предназначен для управления ЦМП, памятью, внешними устройствами,
контроллером системной шины и арбитром шин. Функционально состоит из
генератора тактовой частоты, делителя частоты на 2 и 3 и схемы управления
этими устройствами.
Контроллер системной шины
К1810ВГ88.
Контроллер предназначен для работы в составе
микропроцессорной системы и обеспечивает
подключение к ней памяти и внешних устройств,
Функциональные возможности МС: позволяет
организовать конфигурацию вычислительной системы
имеющей 2 магистрали: системная шина и
резидентная шина. К системной шине подключается
память, к резидентной – устройства в/в.
Входы S0-S2 – предназначены для подключения к
центральному микропроцессору.
|S0 |S1 |S2 |Режим работы ВМ86 |Командные сигналы ВГ88 |
|0 |0 |0 |Подтверждение прерывания |INTA |
|1 |0 |0 |Ввод данных из устройства в/в |IORC |
|0 |1 |0 |Вывод данных в устройство в/в |IOWC,AIOWC |
|1 |1 |0 |Останов |------- |
|0 |0 |1 |Выборка команды |MRDC |
|1 |0 |1 |Чтение из памяти |MRDC |
|0 |1 |1 |Запись в память |MWTC |
|1 |1 |1 |Пассивное состояние (отключение от|MWTC,AMWC |
| | | |системной шины | |
Функционирование микросхемы осуществляется на основании следующего кода:
CLK –подключение системного генератора
AEN – строб управления выдачи командных сигналов контроллера (используется
в случаях обращения к резидентной шине в/в.)
СEN – сигнал управления при каскадировании ВГ88
IOB - признак обращения к системной шине («0» -системная шина, «1» -
резидентная шина)
MRDC – системный сигнал чтения из памяти
MWTC – системный сигнал записи в память
AMWC – опережающий строб при обращении к памяти
IORC – системный сигнал ввода
IOWC – системный сигнал вывода
AIOWC – опережающий строб
INTA – системный сигнал подтверждения прерывания
DEN - строб сопровождения данных для фиксации в регистры-защелки
ALE – строб сопровождения адреса в регистр-защелку
OT/R – сигнал определяющий направление передачи информации («0» -запись в
память; «1»- считывание)
STB – сигнал стробирования адреса
PDEN – используется при каскадировании контроллеров системной шины в
микропроцессорные вычислительные системы.
Функциональная схема включения.
Данная функциональная схема используется при работе микропрцессора в
максимальном режиме при организациях многопроцессорных систем.
При обращенях к памяти и внешним устройствам очень сильно
отличается по быстродействию. Поскольку многопроцессорные системы
организовываются для решения сложных задач, требующих большого
быстродействия, то нужно выполнять разделение обращения к внешним
устройствам и памяти.
К1810ВБ89
S0-S2 – входы для подключения к МП ВМ86,
состояние этих входов определяет режим работы
арбитра шин. Зафиксировав эти сигналы арбитр
шин начинает выполнение действий по захвату,
освобождению или удержанию системной или
резидентной шины.
CLK – вход для подключения системного
генератора.
LOCK – вход запрета освобождения системной
шины: «1» - арбитру запрещается освобождать
системную шину, не зависимо от его
приоритета.
CRQLCR - выход запрета освобождения
системной шины если поступил запрос по входу
CBRQ.
ANYRQST – вход разрешения освобождения системной шины.
RESB – выбор режима работы системной либо резидентной шины («1» - системная
шина; «0» - резидентная шина)
IOB – выбор режима работы при вводе / выводе информации через системную
либо резидентную шину («1» - системная шина; «0» - резидентная шина)
AEN – сигнал разрешения доступа к системной шине.
BCLK – сигнал синхронизации системной шины.
BREQ – сигнал запроса системной шины.
BPRN – вход разрешения приоритетного доступа к системной шине
BPRQ – выход приоритетного доступа к системной шине.
BUSY – сигнал занятости шины.
CBRQ – вх/вых общего запроса шин.
Арбитр шин в многопроцессорной системе может обслуживать 1-2
центральных микропроцессоров. При организации многопроцессорных систем
нужно разрабатывать схему приоритетного арбитража. При организации схем
приоритетного выбора арбитража используется 3 метода: параллельный;
последовательный и циклический арбитраж.
Схема включения арбитража шин при последовательном методе:
При последовательном разрешении приоритетов веса арбитров задаются
подключением BPRN с BPRQ. Для схемы, изображенной на рисунке максимальный
приоритет будет иметь 1-й АШ, а минимальный – 3-й.
Схема параллельного разрешения приоритетов предполагает
использование дополнительного приоритетного контроллера .
В простейшем случае при аппаратном задании весов приоритетов,
приоритетный контроллер представляет собой схему, выполненную на логических
элементах. Более сложные приоритеты устанавливаются программным путем.
В этом случае приоритетный контроллер имеет связь с шиной данных. В состав
приоритетного контроллера входят схемы циклического перераспределения
приоритетов .
Арбитр шин может обслуживать 2 микропроцессора:
RQ/GT – обеспечивает доступ к линии связи только одному МП. Выходы другого
в этот момент находятся в 3-м состоянии. Дешифратор адреса определяет адрес
всей конкретной схемы. Их в многопроцессорной схеме может быть много.
Для подключения к системной или резидентной шине используется
контроллер системной шины К1810ВГ88.
Интерфейсы микропроцессорных систем.
Интерфейсы предназначены для организации взаимодействия между
микросхемами организующими функциональные модули при построении
вычислительной системы. Для организации взаимодействия между вычислительной
машиной при организации вычислительных комплексов. Интерфейсы
регламентируют правило взаимодействия между всеми функциональными модулями
микропроцессорной системы, устанавливают взаимодействие и определяют
протоколы и порядок обмена информацией.
Конфигурации интерфейсов разработаны исходя из следующих требований:
1) получение нужного быстродействия и организации стандартного обмена
информацией между блоками вычислительной системы независимо от их
быстродействия;
2) простота наращивания структуры многопроцессорного комплекса и
возможность доступа для диагностики;
3) широкая область применения.
Электрические соединения между выводами микросхем выполняются
электрическими связями или линиями. Эти линии сгруппированы по
определенному функциональному назначению образуют шину адреса, шину
данных и шину управления. Совокупность шин образует магистраль. В
зависимости от функционального назначения интерфейсы классифицируются по
следующим принципам:
- по способу создания функциональных модулей;
- по способу передачи данных – параллельный, последовательный и
последовательно-параллельный ;
- по режиму передачи данных –односторонние, 2-х сторонние,
одновременная или поочередная передача.
- по принципу обмена информацией – синхронный и асинхронный.
Интерфейсы в системе MULTIBUS.
Предназначены для организации микропроцессорных модулей. На базе МП
К1810 разработаны 2 разновидности интерфейсов – I и II
Интерфейс в системе MULTIBUS состоит из 5-ти магистралей:
- параллельная системная;
- параллельная локальная магистраль LBX;
- многоканальная магистраль в/в MSW;
- локальная в/в SBX;
- управляющая последовательная магистраль – BITBVS;
- Последовательная системная магистраль – SSB;
Параллельная локальная магистраль.
LBX предназначена для подключения к вычислительной системе
дополнительных блоков или модулей памяти. С ее помощью можно подключить от
2-х до 5-ти модулей памяти.
Функциональные возможности: может позволить организовать по ней обмен
информацией в режиме прямого доступа к памяти. Линии этого интерфейса
стандартизованы, образуют 60-ти проводниковый жгут и имеют следущее
функциональное назначение:
AB0-AB23 – линия шины адреса;
DB0-DB15 – линия шины данных;
TRAP – разряд проверки четности;
BHEN – разрешение на передачу старшего байта.
ASTB – строб сопровождения информации об адресе;
DSTB – строб сообщения данных;
R/W - сигнал записи / чтения;
XACK- подтверждение передачи в устройство;
LOCK – блокировка магистрали;
SHRA – запрос на переход в режим прямого доступа к памяти;
SMACK- ответ на переход в режим прямого доступа к памяти.
CN0 - линия заземления.
Магистраль работает в режиме чтения/ записи данных. Информация об
адресе сопровождается сигналом ASTB, а данных DSTB. Подтверждение приема
сопровождается сигналом XACK, обмен информацией происходит в параллельном
коде.
Магистраль многоканального в/в MSN.
Предназначена для освобождения системной магистрали от операции в/в при
обращении к внешним устройствам. С помощью этой магистрали можно подключить
до 16-ти внешних устройств передающих 8 либо 16 разрядные данные со
скоростью 8 Мбайт/с. Максимальная длинна этой магистрали до 15 метров.
Выполняется в виде стандартного 60-контактного жгута, линии которого имеют
следующее функциональное назначение:
AD0-AD15 – мультиплексированная шина адреса/ данных;
GND- линия заземления;
PB,*PB – дифференциальные сигналы дополнения данных до четности.
R/W,*R/W – дифференциальные сигналы чтения /записи.
A/D,*A/D –Дифференциальные сигналы управления адресом/данными;
DRDY,*DRDY – дифференциальные сигналы готовности информации на шине
А/D;
AACC – признак приема адреса исполнителем;
DACC – ответ исполнителя при приеме данных;
STQ – завершение процедур обмена;
SRQ – запрос состояния устройства для передачи информации;
RESET – сброс;
SA – готовность передатчика информации.
Магистраль локального в/в SBX.
Предназначена для подключения к одноплатным вычислительным машинам
дополнительные платы сопроцессора. Подключается плата с расширенной 2-й
системой, арифметикой, графикой. Магистраль имеет 60-ти проводную
структуру, линии которой имеют следующее назначение:
MA0-MA2 –младшие разряды адреса, задающие адрес порта при подключении
сопроцессора;
MCS0-MCS1 – сигналы выбора микросхем в плате микропроцессора;
MD0-MDF – 16 линий данных;
IORD – сигнал сопровождения адреса при выдаче информации из
сопроцессора;
IOWRT – сигнал сопровождения адреса при выдаче информации в
сопроцессор;
RESET – сброс линии или начальная установка;
MWAIT – ожидание сигнала сопровождения процедуры обмена сопроцессора;
MDRQT – запрос режима прямого доступа к памяти у ЦП;
MDACK – подтверждение прямого доступа к памяти;
TDMA – сигнал завершения работы каналов прямого доступа к памяти;
MCLK – сигнал синхронизации для сопроцессора;
MPST – признак наличия модуля расширения, сопроцессора.
С помощью магистрали можно подключить 8 сопроцессоров со скоростью передачи
информации не более 10 Мбайт /с.
Магистраль связи BITBUS.
Последовательная управляющая магистраль предназначенная для передачи
информации в режиме синхронной передачи до 30 метров, в режиме асинхронной
передачи до нескольких километров. В режиме синхронной передачи скорость
может быть 500 Кбит/с либо 2,4 Мбит/с.
В режиме асинхронной передачи скорость может быть – 62,5 Кбит/с либо
375 Кбит/с.
Магистраль предназначена для регистрации локальных сетей. Физически
она представляет собой 9-ти канальный жгут проводов, имеющий функциональное
назначение.
DATA,*DATA – дифференцированная сигнальная пара – линия для передачи
данных.
DCLK / RTS, *DCLK / RTS – дифференциальная пара – сигнальная,
синхронизации управления.
GND, +12D – общая линия управления
ZGND – 3-е состояние
Обмен информацией по этой магистрали выполняется кадрами, которые
имеют следующий формат:
Параллельная системная магистраль.
Предназначена для подключения к центральному процессору для подключения
устройств (до 20-ти устройств).
Внешние прерывания бывают:
1) маскируемые, поступающие по входу INTR;
2) немаскируемые, поступающие по входу NMI. На запросы на немаскируемые
прерывания МП обрабатывает всегда независимо от состояния флага
прерывания;
Процедура обслуживания внешних прерываний выполняется с помощью
специального контроллера прерываний КР1810ВН59.
Микросхема представляет собой программируемый
контроллер прерываний позволяющий одновременно
обслуживать 8 внешних устройств. Может работать с
К1810 и К580. Функциональные возможности
микросхемы допускают каскадирование (можно
обслуживать до 64 внешних устройств).
IRQ0-IRQ7 – запросы на прерывания. Если
программируемым путем не произведено
перераспределение приоритетов, то IRQ –
маскируемый приоритет.
A0 – адрессный вход для подключения младшей линии
адреса.
СS – выбор микросхемы.
WR – запись информации в микросхему.
RD – чтение.
INTA – подтверждение прерывания.
D0–D7 – входы данных (для программирования микросхемы). Подключаются к
младшему байту шины данных.
INT – вход прерывания.
CAS0-CAS2 – входы для каскадирования микросхем.
Микросхема может работать в режимах программирования и режиме
обслуживания переферии. Режим программирования задается CS=0.
Схема подключения контроллера к системной шине.
Схема каскадирования.
Организация запоминающих устройств.
Для запоминания информации в цифровых схемах используется либо
триггер, либо конденсатор. В зависимости от типа запоминающего устройства
различают память SIMM и DIMM.
При подключении запоминающего устройства к системной шине нужно
организовывать передачу не только слов, но и отдельных файлов. Для
реализации этого блоки памяти обычно выполняются в виде 2-х банков. Младший
подключают к линиям данных D7-D0 и содержит байты с четными адресами. Для
выбора этого банка в микропроцессорной системе используется А0=0. Старший
байт D8-D15 – А0=1. При передаче байта данных его нужно переслать в ячейку
памяти с четными адресами. В этом случае цикл обмена данными составляет 1
период системной синхронизации. Вид пересылки данных по системной
магистрали определяет кроме сигнала А0 еще сигнал BHE. А0 совместно с BHE
образуют:
|A0 |BHE |Вид посылки |
|0 |1 |Мл. байт |
|1 |0 |Ст. байт |
Выработка сигналов А0 и BHE выполняется автоматически под действием
управляющей программы. Для упрощения схемы подключения при организации ПЗУ
следует учесть тот факт, что при чтении информации из запоминающего
устройства на шину данных всегда выставляется 2 байта данных, Селекцию
необходимой информации выполняет ЦП и выбирая нужную, помещает ее в свои
внутренние регистры. Следовательно сигналы А0 и BHE к ПЗУ можно не
подключать. При обращении к ОЗУ для выбора банка данных можно использовать
сигналы А0 и BHE. Обращения к ПЗУ стробируется сигналом МЕМR и MEMW.
Схема подключения:
Линия А14 используется для выбора блока ОЗУ либо ПЗУ. ПЗУ может быть
реализовано на 2-х микросхемах К573РФ4 (4096*16). Следовательно А13 –
используется как вход выборки кристаллов каждой микросхемы. ОЗУ – 8
микросхем К537РУ10(2048 *8).
Организация блоков памяти больших объемов.
Большие блоки памяти организуются в виде модулей (печатная плата), которых
может быть несколько. Каждый модуль может подключаться к системной либо
резидентной шине и имеет следующую внутреннюю организацию:
|RAS |CAS |W/R |D |Выход В |Режим работы |
|1 |1 |0 |0 | | Нет обращения |
|1 |0 |0 |0 |3-е состояние | |
|0 |1 |0 |0 | |Регенерация микр-мы |
|0 |0 |0 |0 | |Запись информации |
|0 |0 |1 |0 |0 или 1 |Чтение информации |
ДША – предусматривается для каждого блока памяти. Контроллер:
К1810ВТ02 (ВТ03). Совместно с микропроцессором используются микросхемы
динамической ОЗУ серии К565. Запись информации в микросхемы ОЗУ выполняется
в соответствии со следующей диаграммой:
1-й такт – записывается код адреса строки, которая стробируется сигналом
RAS, во втором такте записывается код адреса столбца сигналом CAS, а также
происходит процедура записи/чтения R/W. Такая двухсторонняя процедура
записи информации экономит адресные выходы микросхем ОЗУ.
Мультиплексирование адресных линий и двухступенчатая процедура обмена
позволила сэкономить количество выводов на микросхемах ОЗУ.
Способы дешифрации адреса.
Способ дешифрации адреса зависит от объемов ОЗУ и ПЗУ, количества и типа
устройств ввода/вывода. При проектировании микропроцессорной системы
используются следующие способы дешифрации адреса:
1) линейный выбор. Самый простой способ, не использующий логику
дешифрации адреса. Технически реализуется следующим образом: любая
линия ША используется как сигнал выборки кристаллов. Пример
реализации:
Способ используется при подключении малых объемов памяти. Недостатком
является большая потеря области адресного пространства;
2) дешифрация с помощью логического компаратора. Простой и очень гибкий
способ дешифрации адреса. В этом случае логический компаратор
устанавливается на каждую печатную плату, с помощью перемычек
устанавливается адрес каждой печатной платы. При совпадении кода
задаваемого перемычками с кодом установленном на соответствующих адресных
линиях, формируется сигнал выборки кристаллов. Технически логический
компаратор может быть выполнен на схемах совпадения.
3) дешифрация с помощью комбинаторной логики. В этом случае для
формирования сигналов выборки кристалла используется логические элементы:
Сигнал выборки кристалла формируется, если А14=1, а А15=0.
Данная схема позволяет оьратиться по адресам 4000 – 7FFF. Недостатком
является жесткая логика.
3) Дешифрация адреса с помощью дешифратора. В этом случае выбирается одна
из 2n возможных комбинационных входных сигналов, где n-количество
входов, подключенных к дешифратору.
Микросхема К1810ВТ3 – контроллер управления динамической памятью.
X0,X1- входы для подключения кварцевого
резонатора для выработки сигналов регенерации
памяти. Либо к X1 можно подключить CLK. AL0-AL7;
AH0-AH7 – адрессные входы для выборки ячейки
памяти внутри памяти.
WR,RD/S1 – сигналы системной записи/чтения.
B0,B1 – входы дешифратора (выборка банков
памяти).
PCS – вход выборки кристалла контроллера.
OUT0-OUT7 – мультиплексированные выходы выбора
адрессов строк и столбцов.
WE – сигнал считывания памяти.
CAS – RAS2 – сигналы управления микросхемами динамической памяти.
XACK – ответ памяти на сигналы обращения к ней.
SACK – готовность памяти.
Пример подключения управления динамической памятью объемом 512 Кбайт
показан на рисунке:
Обмен информацией с внешними устройствами.
1) организация ввода/вывода. Обмен информацией между микропрцессором и
внешними устройствами выполняется 2-мя способами: использование адресного
пространства в/в; использование общего с памятью адрессного пространства.
Техническая реализация 1-го способа предусматривает разделение всей
области адресного пространства на память и адреса внешних устройств. Обмен
данными между микропрцессором и внешними устройствами выполняется по
коммандам IN и OUT. Для аппаратной идентификации адрессного пространства
в/в используется сигнал M/IO=0. При работе микропроцессора в минимальном
режиме системные сигналы управления вводом/выводом могут быть получены с
помощью логических элементов:
При работе микропроцессора в максимальном режиме
системные комманды ввода/вывода вырабатывает
системный контроллер К1810ВГ88. Комманды ввода/вывода
реализуют 2 типа адрессации:
1) прямая адрессация, в этом случае код адресса порта указывается во
втором байте комманды. Этот вид адрессации обеспечивает обращение к
256 портам в/в;
2) косвенная адрессация, в этом случае вовтором байте комманды
указывается регистр DX и поскольку он 16-ти разрядный, то можно
организовать 65536 внешних устройств. При такой адрессации в/в под
адрессацию портов отводится один сегмент памяти. При втором способе
адрессации внешние устройства находятся в общем адрессном пространстве
с памятью. Поэтому в этом случае обращение к ним может быть выполнено
как к обычным ячейкам памяти. Длявыполнения операций в/в кроме комманд
IN и OUT могут быть использованы любые комманды пересылки. Второй
способ имеет большие функциональные возможности. В нем может быть
организована с помощью специальных комманд пересылка данных междк ЦП и
внешними устройствами, между внешними умтройствами и памятью.
Колличество подключаемых внешних устройств до 1Мб.
В прстейшем случае в минимальном режиме для обращения к
внешним устройствам могут быть использованы системные сигналы MEMR, MEMW,
которые получаются из сигналов МП WR и RD:
При обмене данными МП передает по ШД либо все слово (16 бит), либо младший
байт. Чтобы байт был передан за один цикл системной синхронизации нужно,
чтобы адресс внешнего устройства был четным. Также внешние устройства
должны подключаться к младшему байту ШД. Для идентификации раздельного
подключения внешних устройств к младшему либо старшему байту данных
используются сигналы А0 и BHE. Состояние этих сигналов указано в
таблице(см.ВМ86).
Подключение внешних устройств к системной магистрали.
При подключении внешних устройств возникает проблема согласования 8-
ми битной ШД внешнего устройства с 16-ти битной ШД микропроцессора. Данная
задача решается 2-мя способами:
1) внешнее устройство подключается либо к старшему, либо к младшему байту
ШД. Для идентификации внешнего устройства (CS) используются сигналы A0 и
BHE.
Второй способ заключается в преобразовании 16-ти разрядной шины данных в 8-
ми разрядную. Для этой цели можно использовать 2 регистра-защелки (К1810,
ИР82/Ир83).
Эта схема включения работает в режиме в/в с отображением на память.
Передаваемая и принимаемая информация может распределяться как по четным,
иак и по нечетным адресам. Длинна пересылки данных определяют сигналы А0 и
BHE.
Программируемый парралельный интерфейс.
Микросхемы данного типа не входят в состав конкретных микропроцессор-
ных комплектов.
8225
Обычно для обмена данными используются 8 линий
порта А или порта B. Для выраьотки управляющих
сигналов обычно используется порт С. Режим работы
схемы определяется управляющим словом, которое
заносится в ее внутренний регистр при
инициализации системы. При этом допускается
прграммирование нескольких режимов работы:
- весь порт работает на вывод информации
- весь порт работает на ввод информации
- отдельные на ввод, отдельные на вывод.
Назначене линий :
D0-D7 - входы для подключения к резидентной или
системной шине.
A0,A1 - входы выбора порта
По скольку архитектура центрального процессора 16-ти разрядная, а
микросхема порта 8-ми разрядная возможны 2 варианта подключения данной
микросхемы. При передаче 8-ми разрядных данных интерфейс подключается к
младшему байту шины данных, а центральный процессор программируется на
вывод этого байта. Для передачи всего слова нужно использовать 2
контроллера.
Программируемый последовательный интерфейс.
Последовательный обмен данных регламентируется в стандарте RS232C.
Этот стандарт предусматривает для передачи информации 3 линии связи: общая,
линия передачи (ВА) и линия приема (ВВ). Протокол обмена данными имеет
следующий формат:
Функционально последовательный интерфейс реализуется на 2-х сдвигающих
регистрах:
Последовательный интерфейс может работать в синхронном и асинхронном
режиме. Синхронный режим подразумевает работу интерфейса приемника и
передатчика под управлением системного генератора.
-----------------------
NMI
INTR
CLK
RESET
READY
TEST
MN/MX
HOLD
HLDA
GND
Un
AD0
AD1
AD15
AD16/ST3
AD19/ST6
RD
WR
M/IO
DT/R
DEN
ALE
INTA
BHE/ST7
К1810ВМ86
ЦП2
ША
ШД
OE
T
STB
OE
К1810ВА86
CS RD WR
CLK
RDY
CLR
MN/MX
M/IO
INTA
RD
WR
ALE
A0-A19
DT/R
DEN
К1810ВМ86
Un
ША
OE
T
STB
OE
CS RD WR
CLK
RDY
CLR
MN/MX
M/IO
INTA
RD
WR
ALE
A0-A19
DT/R
DEN
К1810ВА86
ШД
УВВ
RAM
К1810ИР82
К1810ГФ84
УВВ
RAM
К1810ИР82
К1810ГФ84
К1810ВГ88
ST0
ST1
ST2
DEN
PT/R
STB
M ROC
MW TC
AM WC
IORC
IOWC
AIOWC
INTA
память
ВГ88
ЦП1
ВМ86
DША
ВБ89
9
К ВБ89
ШУ
A19 –A0
ШД
CS RD WR
CS RD WR
ША
ИР82
3шт
ВА86
2шт
STB
OE
OE
T
1
CB
S0
S1
S2
CLK
IOB
AEN
CEN
MRDC
MWTC
AMWTC
IORC
IOWC
AIOWC
INTA
DT/R
DEN
ALE
PDEN
S0
S1
S2
CLK
IOB
AEN
CEN
MRDC
MWTC
AMWTC
IORC
IOWC
AIOWC
INTA
DT/R
DEN
ALE
PDEN
CB
X1
X2
F/C
CSYNC
PCLK
OSC
RES
CLK
READY
RESET
AEN1
AEN2
RDY1
RDY2
Uc
GRD
ШД
Приоритетный
контроллер
CBRQ
BCLK
BUSY
АШ3
BPRN BPRQ
BPRN BPRQ
BPRN
АШ2
АШ1
BCLK
BUSY
CBRQ
АШ3
BPRQ
BPRQ BPRN
BPRQ BPRN
BPRN
АШ2
АШ1
BA
S0
S1
S2
INIT
BCLK
BPRN
LOCK
CLK
CRQ/
CR
RESB
ANYRQST
IOB
SYSB/RESB
BREQ
BPRO
BUSY
CBRQ
AEN
АШ
УВВ
ВГ88
BPRQ BPRN
СШИ
ВГ88
AEN
S0 AEN
S1 АШ
S2 IOB
ДШ
AEN
СШИ
ВГ88
Приоритетный контроллер
Ведущий
ЦП
Ведомый ЦП
1
СШ
РШ
RQ/GT
PIC
IRQ0
IRQ1
…
IRQ7
A0
CS
WR
RD
INTA
D0
D1
…
D7
INT
CAS0
CAS1
CAS2
SP/END
ЦП
ST0
ST1
ST2
INTR
CВ
IOWC
IORC
INTA
ST0
ST1
ST2
1
WR
CS
RD
INTA
INT (17)
ST0
ST1
ST2
IOWC
IORC
INTA
CВ
ST0
ST1
ST2
INTR
ЦП
ST0
ST1
ST2
IOWC
IORC
INTA
CВ
А0 – А19
D0 – D15
CS2 ПЗУ
Ст. Мл.
CS1
D8-D15 D0-D7
&
1
A1 – A13
A1 – A13
A14
MEMR
MEMW
BHE
A0
R/W
A14
MEMR
CS2 ПЗУ
Ст. Мл.
CS1
D8-D15 D0-D7
CSH CSL
CSH CSL
CS
ША
ШД
ШУ
ША
ШД
Сиг. упр
Массив
микросхем
Контроллер
ДША
&
&
&
&
MEMR
MEMW
A14
Выбор ОЗУ
Выбор ПЗУ
А14
А15
выбор
1
&
А14
А15
выбор
СОМ
X0/DP2
X1/CLK
AL0
…
AL7
AH0
…
AH7
B0
B1/DP1
WR
RD/S1
PCS
OUT0
…
OUT7
WE
CAS
RAS0
RAS1
RAS2
XACK
SACK
16 / 64
СОМ
X0/DP2
X1/CLK
AL0
…
AL7
AH0
…
AH7
B0
B1/DP1
WR
RD/S1
PCS
OUT0
…
OUT7
WE
CAS
RAS0
RAS1
RAS2
RAS3
XACK
SACK
16 / 64
1
1
1
MRTC
A19
MWTC
A18
A17
CLK
1
1
БАНК0
WE
A0-A7
CAS
RAS
WE
D0-D7
A0-A7
CAS
RAS
A0-A7
CAS
RAS
A0-A7
CAS
RAS
D8-D15
A0
BHE
БАНК1
БАНК2
БАНК3
1
1
RD
WR
IOR
IOW
IOW
IOR
WR
RD
1
1
1
M/IO
ВУ1
СS
WR
RD
ВУ2
CS
WR
RD
1
&
&
WR
WR
BHE
A0
IOW
IOR
D0-D7
D8-D15
ДША
RG
OE
T
CS
ВУ
WR RD
1
&
&
1
D0-D7
D0-D7
D8-D15
RG
OE T
BHE
D0
D1
D2
D3
D4
D5
D6
D7
RD
WR
A0
A1
RESET
CS
A0-A15
IOR
D0
…
D7
INT
CAS0
CAS1
CAS2
SP/END
IOW
IOW
PA0
PA1
PA2
PA3
PA4
PA5
PA6
PA7
PB0
PB1
…
PB7
PC0
…
PC7
PPI
D0
D1
D2
D3
D4
D5
D6
P
стоп
Хол.
Сост
Старт
бит
Хол.
Сост.
стоп
Регистр сдвига
Регистр сдвига
IORC
CLK
D0-D7
вывод
прием
IOWC
CLK
Реферат на тему: Курсовая по микропроцессорам
Министерство высшего и профессионального образования РФ
Ижевский Государственный Технический Университет
Приборостроительный факультет
Курсовой проект
По дисциплине: техника микропроцессорных систем.
Тема: устройство управления на базе одно-кристальной микроЭВМ МС68Н705С8.
Выполнил студент-заочник: Дударев А.Ю.
Преподаватель: Марков М.М.
ИЖЕВСК 2001
Содержание.
Техническое задание.
Анализ технического задания.
Обоснование выбора элементов базы.
Описание электрической принципиальной схемы и ее работы.
Литература.
1. Техническое задание.
Разработать устройство управления на базе однокристальной микроЭВМ
МС68Н705С8, содержащие следующие элементы:
1. Коммутатор аналоговых сигналов с напряжением от – 5 до + 5 вольт.
|Входы х выходы |16х2 |
2. Оперативное запоминающее устройство (ОЗУ).
|Объем ОЗУ в байтах |256 |
3. Постоянное запоминающее устройство (РПЗУ).
|Объем РПЗУ в байтах |- |
4. Аналого-цифровой преобразователь.
|Разрядность АЦП |- |
Цифро-аналоговый преобразователь.
|Разрядность ЦАП |10 |
Входные дискретные сигналы.
|Количество входов |- |
|Наличие прерываний |- |
|Входные уровни |- |
Выходные дискретные сигналы.
|Количество выходов |10 |
|Выходные уровни |ТТЛ |
Интерфейс обмена.
|Тип интерфейса |RS-232 9 выводов |
Анализ технического задания.
В ОЭВМ МС68НС705С8 (далее МК) имеется три порта общего назначения (по
8 линий ввода-вывода) и один специализированный порт (7 линий).
Очевидно, что для непосредственного взаимодействия со всеми устройствами,
входящими в состав разрабатываемого устройства управления (далее
контроллера), этого количества линий недостаточно, т.е. по одним и тем же
линиям ввода-вывода МК должен взаимодействовать с несколькими устройствами.
Исходя из выше изложенного, на портах МК необходимо организовать три
шины: данных, адреса и управления, а в состав внешних устройств должны
входить регистры, в которые по шине данных с помощью сигналов шины
управления будут записываться необходимые данные.
Рассмотрим особенности построения каждого из внешних устройств.
Коммутатор аналоговых сигналов должен состоять непосредственно из
самого аналогового коммутатора и регистра, в котором будет записываться
слово управления коммутацией. Для выбора одного из 16-ти входов требуется 4
разряда управляющего слова, для выбора одного из двух выходов необходим
один разряд, целесообразно так же выделить один разряд для отключения обоих
выходов. Таким образом, слово управления аналоговым коммутатором содержит 6
разрядов. Для записи данных в регистр управления требуется один сигнал
управления.
Т.к. емкость ОЗУ невелика (256 байт) целесообразно применить
статическое ОЗУ, чтобы исключит схему управления динамическим ОЗУ. Схема
ОЗУ должна предусматривать отключение от шины данных, т.к. к ней
подключены и другие устройства. Сигналы взаимодействия с ОЗУ состоят из 8-
ми адресных разрядов, 8-ми разрядов данных и двух сигналов управления-
сигнала чтения/записи данных и сигнала отключения выводов данных.
Блок цифро-аналогового преобразователя содержит непосредственно сам
ЦАП со схемой формирования опорного напряжения и регистра хранения
цифрового кода. Для управления ЦАП требуется 10 разрядов кода и один разряд
сигнала записи кода в регистр хранения.
Схема выдачи дискретных сигналов должна состоять из регистра выходных
сигналов и схемы преобразования к уровням ТТЛ, если последняя потребуется,
в зависимости от применяемого регистра. Для выдачи дискретных сигналов
требуется 10 разрядов самих сигналов и одного сигнала управления регистром.
Для организации последовательного интерфейса RS-232 целесообразно
использовать встроенный в МК последовательный интерфейс связи, используя
его линии RDI, TDO как сигналы RxD, TxD соответственно интерфейса RS-232.
Оставшиеся 4 входных сигнала интерфейса RS-232 можно подавать на линии
порта D МК, а для двух выходных сигналов управления интерфейсом RS-232
требуется использовать регистр хранения, записывая в него сигналы с шины
данных. Для преобразования друг в друга уровней стандартных сигналов
интерфейса RS-232 (низкий уровень –15…-5В, высокий +5…+15В) и КМОП 5В
необходимо применение схем согласования.
Для исключения постоянного опроса входных сигналов управления
интерфейса RS-232 целесообразно организовать прерывание работы МК по
изменению этих сигналов.
Таким образом, шина адреса должна быть 8-ми разрядной (ОЗУ), шина
данных 10-ти разрядной (ЦАП, выходные дискретные сигналы), шина управления
6-ти разрядной (1 разряд - аналоговый коммутатор, 2 - ОЗУ, 1 -
ЦАП, 1 - дискретный выходной сигнал, 1 - RS-232).
Итак, можно перейти к выбору элементной базы и составлению
принципиальной электрической схемы.
Обоснование выбора элементной базы.
Т.к. МК реализован по КМОП - технологии и использует напряжение
питания 5В, то целесообразно и другие микросхемы выбрать КМОП типа с
напряжением питания 5В, для исключения схем согласования уровней и
уменьшения энергопотребления.
Наиболее приемлемыми по быстродействию и нагрузочной способности
являются КМОП микросхемы серии КР1554, поэтому выберем все
неспециализированные ИС из этой серии. В качестве регистра хранения выберем
ИС КР1554ИР23 – 8-ми разрядный регистр хранения с синхронизацией по
положительному фронту тактового сигнала. В качестве регистра хранения двух
и менее разрядов целесообразно применить ИС КР1554ТМ2 – два D - триггера с
синхронизацией по положительному фронту тактового сигнала. Микросхемы
комбинационного типа также используем серии КР1554.
Для коммутирования входных аналоговых сигналов используем ИС КР590КН1
– аналоговый коммутатор 8х1 со встроенным дешифратором коммутации и входом
разрешения коммутации. Для коммутирования выходных аналоговых сигналов
применим ИС КР590КН5 – четыре управляемых аналоговых ключа. Обе микросхемы
позволяют коммутировать сигналы напряжением –5…+5 и управляются уровнями
КМОП 5В, чем и обусловлен наш выбор.
Исходя из анализа, ТЗ в качестве ОЗУ целесообразнее выбрать
статическое ОЗУ с отключением выводов данных, также желательно, что бы ИС
ОЗУ имела объединенные входы/выходы данных, количество входов было бы равно
8-ми (чтобы использовать один корпус), емкость не менее 256 байт и
входные/выходные сигналы с уровнем КМОП 5В. Этим требованиям отвечает ИС
К537РУ9А – статическое ОЗУ с построением 2Кх8.
В качестве ЦАП целесообразно применить ИС ЦАП со встроенным регистром
хранения входного ряда, а т.к. требований к быстродействию не предъявлено,
применим ИС КР572ПА2А – 12-ти разрядный ЦАП с входными регистрами
хранения.
Для формирования выходного сигнала ЦАП, а также для схемы формирования
выходных уровней интерфейса RS-232, требуются быстродействующие ОУ, такие
как КР574УД2А – два ОУ со скоростью нарастания выходного сигнала 50В/мкс.
Очевидно, контроллер входит в состав более сложного устройства, т.е.
плата контроллера подстыковывается к плате соединений, таким образом,
целесообразно применить одну розетку для печатного монтажа, такую как трех-
рядная 72-х контактная РПМ7-72Г-П-В.
Описание схемы принципиальной электрической и работы схемы.
Центральным устройством схемы контроллера является МК DD9. На портах
общего назначения DD9 организованы: шина адреса А7..А0 (линии РА7..РА0),
шина управления внешними устройствами (РВ5..РВ0) и шина данных D9..D0
(линии РВ7, РВ6, РС7..РС0).
Внешний сигнал начальной установки (RESET) DD9 не предусмотрен, т.к.
в нем нет необходимости; при подаче напряжения питания происходит RESET по
включению, а при сбоях программы можно предусмотреть по сигналу СОР –
таймера.
Рассмотрим построение и работу каждого из внешних устройств.
Коммутатор аналоговых сигналов (АК).
АК входных сигналов построен на двух восьмиканальных коммутаторах DD6,
DD7, выходы которых обьединены и подаются на входы двух ключей DD8 , выходы
которых и являются выходами АК.
Режим коммутации определяется управляющим словом, записанным в регистр
DD5, структура слова управления представлена на рис.1.
Слово управления АК записывается в регистр DD5 следующим образом:
на линии D5..D0 (РС5..РС0) МК выставляет логический “0”, и последний
сигнал АС переводится в высокий уровень, таким образом данные с линий D5…D0
по положительному фронту сигнала АС записываются в регистр DD5.
Интерфейс RS-232.
Для организации интерфейса RS-232 использован встроенный в МК
последовательный интерфейс связи. Вход приемника RS-232 (RxD) через
преобразователь уровней (работу которого рассмотрим ниже) подключен к
соответствующему входу МК RDI, а выход передатчика МК TDO через
преобразователь уровней (ПУ) подключен к входам порта D MK (PD2…PD5
соответственно), а выходные сигналы RS-232 записываются МК в регистр
хранения DD11, с выхода которого через ПУ подаются на соответствующие входы
RS-232.
Запись выходных сигналов управления RS-232 (DTR, RTS) в регистр DD11
происходит следующим образом:
МК выставляет на линии D8, D9 требуемые уровни сигналов DTR, RTS , а
на линии INT (PB5) низкий уровень, затем сигнал INT переводится в «1», по
положительному фронту сигнала INT данные D8, D9 записываются в регистр DD11
и выдаются на его выходах и соответственно на выходах RS-232.
Как следует из анализа ТЗ в схеме организовано прерывание по изменению
входных сигналов управления RS-232. Рассмотрим формирование сигнала
прерывания IRQ на примере сигнала DCD:
Сигнал DCD после ПУ подается на вход элемента «исключающее или» DD3.1,
на другой вход DD3.1 подается этот сигнал через диффиринцирующую цепь
R11C1, т.е. при изменении сигнала DCD на втором входе сигнал изменится
только через время t = 0,7R11C1, таким образом на это время на выходе DD3.1
будет сигнал высокого уровня, который через элементы ИЛИ DD4.1, DD4.3 и
проинвертировавшись на DD2.2 подается на вход IRQ МК, тем самым вызвав
прерывание выполнения основной программы и переход к подпрограмме обработки
прерывания. Аналогично формируется сигнал прерывания от других входов RS-
232, RI, DSR, CTS.
Выбор времени t = 0,7 · 100кОм · 470пФ = 33мкс произведен из следующих
соображений:
МК должен принимать сигнал прерывания как по фронту так и по уровню;
во время обработки внешнего прерывания МК не реагирует на другие запросы
внешнего прерывания, вызванные изменением другого сигнала управления, а
т.к. изменение уровня другого сигнала управления может произойти только
после того, как МК изменит в результате обработки прерывания один из
выходных сигналов RS-232, а это изменение должно быть в конце подпрограммы
обработки прерывания, то длительность сигнала IRQ должна быть более
продолжительная по времени выполнения команды RTI, т.е. более 21 машинного
цикла или 10,5мкс, с двойным запасом получим 30мкс.
Перейдем к рассмотрению входных ПУ.
Как известно, уровни сигналов RS-232 составляют: «0» от –15В до –5В,
«1» от +5В до+15В, а уровни КМОП 5В: «0» от –0,4В до +0,8В, «1» от +3,5В до
+5,4В. схема входного ПУ представлена на рисунке 2.
При подаче на вход ПУ напряжения более +5В диод VD1 откроется и через
него и резистор R1 потечет ток, такой чтобы на выходе ПУ в результате
падения на резисторе R1 напряжение составляло +5В+UVD . Где UVD – падение
напряжения на диоде VD1, которое зависит от тока через него протекающего
(чем меньше ток, тем меньше UVD, для малых токов на нижней части ВАХ
диода), но UVD не может превышать 0,4В для относительно больших токов. Т.к.
выходной ток ИС КР1554 составляет доли мкА, чтобы уменьшить UVD резистор R1
выбран относительно большим 1 МОм.
Аналогично ПУ работает при напряжении на входе меньше 0В ( ток течет
через диод VD2).
Диоды VD1, VD2 являются встроенными защитными диодами ИС КР1554.
Резисторы R1…R5 необходимы для того, чтобы при отсутствии входных
сигналов RS-232 входы ИС DD1.1 не оказались не подключенными, что не
допустимо для КМОП ИС.
Выходные ПУ построены на ОУ DA1.1, DA1.2, DA2.1 включены по схеме
компаратора с напряжением сравнения, формируемом на резистивных делителях
R15R16, R18R19, R21R22, равным примерно 2,5В. резисторы R17, R20, R23
применены для защиты выходов ОУ от КЗ.
Оперативное запоминающее устройство.
Адресные входы ОЗУ DD10 подключены к шине адреса А7…А0 (порт А МК),
входы/выходы данных DD10 подключены к шине данных D7…D0 (порт С). Всегда,
кроме времени обращения МК к ОЗУ, сигналы RD/WR, подключенный к
соответствующему входу DD10 (линия РВ2) и RAM, подключенный к входам
«выбора ИС» (СЕ) и «разрешения выходов» (ОЕ) (линия РВ1) должны находиться
в состоянии логической «1», т.е. выходы DD10 отключены от шины данных.
Циклы обращения к ОЗУ представлены на рисунке 3.
Цифроаналоговый преобразователь (ЦАП).
Блок ЦАП состоит непосредственно из самой ИС ЦАП DD12 с выходным ОУ
DA3.2 и схемы формирования опорного напряжения. Схема формирования опорного
напряжения состоит из параметрического стабилизатора R3VD1 с напряжением
стабилизации 10В и масштабирующего усилителя на ОУ DA3.1 и R31…R33, с
помощью подстроечного резистора R32 опорное напряжение должно
регулироваться в пределах от –5В до минимального выходного напряжения ОУ
–13В. Резистор R34 предназначен для защиты ОУ DA3.2 от КЗ.
Необходимо отметить, что т.к. на два младших разряда ЦАП всегда подан
низкий уровень, то на выходе ЦАП максимальное напряжение не будет достигать
опорного напряжения.
Запись цифрового кода во внутренний регистр DD12 происходит следующим
образом:
МК выставляет на шину данных D7…D0 (PC7…PC0) младший байт кода, затем
выставляются два старших разряда кода на D9, D8 (PB7, PB6) и одновременно
сигнал D/A (PB3) переводится в высокий уровень, на выходе ЦАП появляется
аналоговый сигнал соответствующий цифровому коду, чтобы «защелкнуть» код во
входном регистре DD12 необходимо перевести сигнал D/A в низкий уровень, не
изменяя сигналы на D8, D9.
Следует заметить, что во время обращения к ЦАП до «защелкивания»
данных необходимо запрещать внешние прерывания, т.к. для регистра выходов
RS-232 также используются линии D8, D9.
Выходные дискретные сигналы.
Выходные дискретные сигналы записываются в регистры DD13, DD14
следующим образом:
МК выставляет необходимые данные на линии D7…D0 (порт С), а затем на
линии D8, D9 (PB6, PB7) и одновременно уровень логического «0» на линию OUT
(PB4), после этого не изменяя данных, сигнал OUT переводится в логическую
«1». Также как в случае с ЦАП необходимо запрещать внешние прерывания до
перехода OUT в высокий уровень.
Выходы регистров DD13, DD14 являются выходными дискретными сигналами
ТТЛ, т.к. выходные уровни КМОП 5В согласуются с входными уровнями ТТЛ, а
выходной ток ИС серии КР1554 достаточно велик (до 20мА).
Литература.
Микросхемы для бытовой радиоаппаратуры. Справочник. Новаченко И.В. и др. –
М.: Радио и связь, 1989г.
Интегральные микросхемы: Микросхемы для аналого-цифрового преобразования и
средств мультимедиа. Выпуск 1. – М.: ДОДЭКА, 1996г.
Проектирование импульсных и цифровых устройств радиотехнических систем. Под
ред. Казаринова Ю.М. – М.: Высшая школа, 1985г.
Потемкин И.С. функциональные узлы цифровой автоматики. – М.:
Энергоатомиздат, 1988г.
Зельдин Е.А. цифровые интегральные микросхемы в информационно-измерительной
аппаратуре. – Л.: Энергоатомиздат, 1986г.
Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на
интегральных микросхемах. Справочник. – М.: Радио и связь, 1990г.
Уильямс Г.Б. Отладка микропроцессорных систем. – М.: Энергоатомиздат,
1988г.
Шило В.Л. Популярные цифровые микросхемы. Справочник. – М.: Радио и связь,
1988г.
Цифровые интегральные микросхемы. Справочник. Мальцев П.П. и др. – М.:
Радио и связь, 1994г.
Логические интегральные схемы КР1553, КР1554. Справочник. – ТОО «БИНОМ»,
1993г.
Аванесян Г.Р., Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ. Справочник. -
М.: Машиностроение, 1993г.
Разработка и оформление конструкторской документации радиоэлектронной
аппаратуры. Справочник. Под ред. Романычевой Э.Т. – М.: Радио и связь,
1989г.
-----------------------
|Q5 |Q4 |Q3 |Q2 |Q1 |Q0 |
Выход
регистра
Номер входного канала в двоичном виде минус 1
Бит управ- ления пе- рвым вы -ходным ка -налом
Бит управ- ления вто- рым вы -ходным ка -налом
Рисунок 1.
Структура слова управления коммутацией АК.
Рисунок 2.
Преобразователь уровня входных сигналов.
Вход
Выход
R1
VD1
VD2
Рисунок 3.
Циклы обращения к ОЗУ.
а) Чтение.
б) Запись.
| |
